7540|3

60

帖子

0

资源

一粒金砂(中级)

Quartus如何添加子模块程序?

新手小白想请教一个比较低级的问题,如图红框框里圈起的效果是怎么弄出来的呢?我新建verilog file 生成的文件都是平行的,怎么才能设置成如图说的包含关系呢?
0$W~)EG3${UXT(9JL70L$@G.png

回复

1188

帖子

3

资源

五彩晶圆(初级)

硬件语言Verilog这样调用叫例化。如下参考。
大概解说一下,不是很准确的说法,意思就是这个意思了。
module rx_tx_interface_demo     
(
    input CLK,
         input RSTn,
         
         input RX_Pin_In,
         output TX_Pin_Out
/*以上几个IO口就是真正对外映射的Pin脚*/
);

    /******************************/
         
         wire [7:0]FIFO_Read_Data;
         wire Empty_Sig;
       
/*
说明:
rx_interface:就是你所需调用的子模块名称,
U1:随便命名,就是一个程序中的表示名称而已,
.XXX(YYY):XXX就是子模块中的input和output端口,YYY就是定义的连线。一样的名称表示连线接通的。
*/
         rx_interface U1  
         (
             .CLK( CLK ),
                  .RSTn( RSTn ),
                  .RX_Pin_In( RX_Pin_In ),           // input - from top
                  .Read_Req_Sig( Read_Rq_Sig ),     // input - from U2
                  .FIFO_Read_Data( FIFO_Read_Data ), // output - to U2
                  .Empty_Sig( Empty_Sig )                // output - to U2
         );
         
          /******************************/
          
          wire Read_Req_Sig;
          wire [7:0]FIFO_Write_Data;
          wire Write_Req_Sig;
          
          inter_control_module U2
          (
              .CLK( CLK ),
                        .RSTn( RSTn ),
                        .Empty_Sig( Empty_Sig ),                 // input - from U1
                   .FIFO_Read_Data( FIFO_Read_Data ),   // input - from U1
                        .Read_Req_Sig( Read_Req_Sig ),       // output - to U1
                   .Full_Sig( Full_Sig ),               // input - from U3
                   .FIFO_Write_Data( FIFO_Write_Data ), // output - to U3
                   .Write_Req_Sig( Write_Req_Sig )            // output - to U3
          );
          
          /******************************/
          
          wire Full_Sig;
          
          tx_interface U3
          (
              .CLK( CLK ),
                        .RSTn( RSTn ),
                        .Write_Req_Sig( Write_Req_Sig ),     // input - from U2
                        .FIFO_Write_Data( FIFO_Write_Data ), // input - from U2
                        .Full_Sig( Full_Sig ),               // output - to U2
                        .TX_Pin_Out( TX_Pin_Out )            // output - to top
          );
          
          /******************************/

endmodule

点评

非常感谢!!  详情 回复 发表于 2017-2-20 00:11

回复

60

帖子

0

资源

一粒金砂(中级)

ou513 发表于 2017-2-19 22:47
硬件语言Verilog这样调用叫例化。如下参考。
大概解说一下,不是很准确的说法,意思就是这个意思了。
mod ...

非常感谢!!

回复

24

帖子

0

资源

一粒金砂(初级)

跟着大神学习就是溜

回复
您需要登录后才可以回帖 登录 | 注册

关闭
站长推荐上一条 1/6 下一条

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表