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[求助] Quartus如何添加子模块程序?

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一粒金砂(中级)

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发表于 2017-2-19 20:52:18 | 显示全部楼层 |阅读模式
新手小白想请教一个比较低级的问题,如图红框框里圈起的效果是怎么弄出来的呢?我新建verilog file 生成的文件都是平行的,怎么才能设置成如图说的包含关系呢?
0$W~)EG3${UXT(9JL70L$@G.png

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五彩晶圆(初级)

Rank: 7Rank: 7Rank: 7

发表于 2017-2-19 22:47:58 | 显示全部楼层
硬件语言Verilog这样调用叫例化。如下参考。
大概解说一下,不是很准确的说法,意思就是这个意思了。
module rx_tx_interface_demo     
(
    input CLK,
         input RSTn,
         
         input RX_Pin_In,
         output TX_Pin_Out
/*以上几个IO口就是真正对外映射的Pin脚*/
);

    /******************************/
         
         wire [7:0]FIFO_Read_Data;
         wire Empty_Sig;
       
/*
说明:
rx_interface:就是你所需调用的子模块名称,
U1:随便命名,就是一个程序中的表示名称而已,
.XXX(YYY):XXX就是子模块中的input和output端口,YYY就是定义的连线。一样的名称表示连线接通的。
*/
         rx_interface U1  
         (
             .CLK( CLK ),
                  .RSTn( RSTn ),
                  .RX_Pin_In( RX_Pin_In ),           // input - from top
                  .Read_Req_Sig( Read_Rq_Sig ),     // input - from U2
                  .FIFO_Read_Data( FIFO_Read_Data ), // output - to U2
                  .Empty_Sig( Empty_Sig )                // output - to U2
         );
         
          /******************************/
          
          wire Read_Req_Sig;
          wire [7:0]FIFO_Write_Data;
          wire Write_Req_Sig;
          
          inter_control_module U2
          (
              .CLK( CLK ),
                        .RSTn( RSTn ),
                        .Empty_Sig( Empty_Sig ),                 // input - from U1
                   .FIFO_Read_Data( FIFO_Read_Data ),   // input - from U1
                        .Read_Req_Sig( Read_Req_Sig ),       // output - to U1
                   .Full_Sig( Full_Sig ),               // input - from U3
                   .FIFO_Write_Data( FIFO_Write_Data ), // output - to U3
                   .Write_Req_Sig( Write_Req_Sig )            // output - to U3
          );
          
          /******************************/
          
          wire Full_Sig;
          
          tx_interface U3
          (
              .CLK( CLK ),
                        .RSTn( RSTn ),
                        .Write_Req_Sig( Write_Req_Sig ),     // input - from U2
                        .FIFO_Write_Data( FIFO_Write_Data ), // input - from U2
                        .Full_Sig( Full_Sig ),               // output - to U2
                        .TX_Pin_Out( TX_Pin_Out )            // output - to top
          );
          
          /******************************/

endmodule

点评

非常感谢!!  详情 回复 发表于 2017-2-20 00:11

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一粒金砂(中级)

Rank: 2

 楼主| 发表于 2017-2-20 00:11:33 | 显示全部楼层
ou513 发表于 2017-2-19 22:47
硬件语言Verilog这样调用叫例化。如下参考。
大概解说一下,不是很准确的说法,意思就是这个意思了。
mod ...

非常感谢!!

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一粒金砂(初级)

Rank: 1

发表于 2017-2-20 10:18:45 | 显示全部楼层
跟着大神学习就是溜

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