lattice的FPGA，关于lvds如何使用

whllieying

lattice的FPGA，关于lvds如何使用 [复制链接]

lattice公司的FPGA的LVDS模块怎样开发，输出引脚连至LVDS引脚后，输出的信号应该有两个，为什么引脚分配只能分配一个，求大神指导

5525

Lattice sample doc上的 模块输入输出表，上面写的 有 p 有n
Signal Width Type Description
i_sysclk 1 Input Pixel clock for LVDS display
i_sysrst 1 Input Active High System Reset
i_3p5pllclk 1 Input 3.5x of pixel clock for LVDS Display
i_data 28 Input FIFO output data, with the read clock same as i_sysclk
o_serdes_lock 1 Output SERDES lock signal. Only when this signal is high, the
LVDS_Tx module is ready to accept input data
o_read_en 1 Output Read enable signal to FIFO
o_lvdsdatap 4 Output LVDS non-inverted data output
o_lvdsdatan 4 Output LVDS inverted data output
o_lvdsclkp 1 Output LVDS non-inverted clock output
o_lvdsclkn 1 Output LVDS inverted clock output

chenzhufly

另外一个估计是有系统自动分配

whllieying

chenzhufly 发表于 2016-9-3 09:57
另外一个估计是有系统自动分配

今天打开引脚分配，查看了一下，的确是会自动分配另一个引脚，谢了哈

whllieying

5525 发表于 2016-9-2 23:16
Lattice sample doc上的 模块输入输出表，上面写的 有 p 有n
Signal Width Type Description
i_sysclk 1  ...

嗯嗯，这个知道。已经解决了，谢了哈

lufei2qq

差分引脚，可以只分配P极性。也可以两个极性都分配。

whllieying

lufei2qq 发表于 2016-10-12 17:38
差分引脚，可以只分配P极性。也可以两个极性都分配。

但是分配了P极引脚，再分配对应的N极时会报错