Altera 异步FIFO的操作问题

yangfpga

Altera 异步FIFO的操作问题 [复制链接]

我现在项目中多次用到异步Fifo，现在的问题是，异步情况下，一直往fifo写数据，满了之后也继续写，开始的时候没有在下面的两处打钩，我发现每次写满后数据不会再写进去了，但我需要得到的现象是写满后再写数据时数据能够写进去，也就是说数据能够整体移动，溢出先进去的数据。 后面我把上面两处都勾上了，发现能得到我想要的，但仿真发现，每次满了之后一个写时钟过后在不读的情况下满信号又自动变为了0，这是怎么回事！

仙猫

没用过，但看说明这俩勾分别是不检查写满和读空，一切由外部控制。

如果不用现成的IP改自己编程的话就很容易想到，当FIFO是个环状缓冲区且不检查写满时，那么在“满”的状态再多写一次，写指针就会和读指针重合，和“空”状态一模一样。

要实现满时写要“整体移动，溢出先进去的数据”的功能，只要在写前看下FIFO状态，若已满则先读出一个数据扔掉，然后再写就行了。

yangfpga

仙猫 发表于 2015-12-30 13:16
没用过，但看说明这俩勾分别是不检查写满和读空，一切由外部控制。

如果不用现成的IP改自己编程的话就很 ...

非常感谢，我弄明白了，之前以为只要写满后继续写就会整体移动。看来还是原理没弄明白啊

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接楼主的话题，
设计中不推荐用 工具生成的异步FIFO Core!!!，风险大！！！
只推荐用异步RAM，风险要小很多。

不管哪家的异步FIFO core, 都是人做的。有它的设定，使用限制，有的还有bug.
实际开发中，时间花在这上面，不值得。而且也不利于 在利用和管理。

很多人，一看系统生成的，就想咋用就咋用，
就会出现，时好时坏。这要在SIM暴露出来还好，在实际的东西上，就用时间为他人的资料说明不足买单啦。