刚接触verilog 语言，按照要求编写了一个程序，驱动8位8段数码管轮流显示1--8

阿库巴斯

刚接触verilog 语言，按照要求编写了一个程序，驱动8位8段数码管轮流显示1--8 [复制链接]

module shumaguan(clk,rst,d_out,w_out);

input clk;
input rst;
output [7:0]d_out;
output [7:0]w_out;

reg[31:0]sec_out;
reg[7:0]d_out;
reg[7:0]w_out;
reg[3:0]count;

always@(posedge clk or negedge rst)
begin
if(!rst)
  begin
  sec_out<=32'd0;
  count<=4'd0;
  end
  else begin
  sec_out<=sec_out+1'b1;       
  if(sec_out==32'd49999999)
   begin
    sec_out<=32'd0;
    count<=count+1'b1;
        end
   else begin
    if(count==4'd7)
         begin
          count<=4'd0;
          end
          else begin
          count<=count+1'b1;
          end
end        
end   
end

always@(*)
begin
         case(count)
         4'd0:begin w_out<=8'b01111111;d_out<=8'b01111001;  end
         4'd1:begin w_out<=8'b10111111;d_out<=8'b10100100;  end
         4'd2:begin w_out<=8'b11011111;d_out<=8'b10110000;  end
         4'd3:begin w_out<=8'b11101111;d_out<=8'b10011001;  end
         4'd4:begin w_out<=8'b11110111;d_out<=8'b10010010;  end
         4'd5:begin w_out<=8'b11111011;d_out<=8'b10000010;  end
         4'd6:begin w_out<=8'b11111101;d_out<=8'b11111000;  end
         4'd7:begin w_out<=8'b11111110;d_out<=8'b10000000;  end
         default:begin w_out<=8'bz;d_out<=8'bz;  end
        endcase
end
endmodule

阿库巴斯

烧进去板子没反应，求大神看看是哪里的问题？

fxyc87

你软件先仿真一下不就知道了,?

fxyc87

先一步步来,比如先静态点亮一个数码管,看成功否,

你格式好好排版一下,这样看着我难受啊,

轮流显示1-8,只需要一个计数就可以了,你还搞那么多寄存器?

阿库巴斯

fxyc87 发表于 2015-7-24 12:21
你软件先仿真一下不就知道了,?

嗯，把count改成3位的就解决了。

阿库巴斯

fxyc87 发表于 2015-7-24 12:25
先一步步来,比如先静态点亮一个数码管,看成功否,

你格式好好排版一下,这样看着我难受啊,

轮流显示1-8 ...

非常感谢，我把count位数改了下就好了

elvike

fpga前仿真还是挺重要的，要学会利用这些工具，比烧进板子试验方便，还能观察里面的变量