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发表于2012-12-10 10:38 只看该作者

急！请问各位大侠 Virtex6 Rapidio modelsim 仿真ireq_rdy_n 拉高后不变低得原因 [复制链接]

大家好我在用modelsim仿真Rapidio的时候开始发送时， ireq_sof_n 低脉冲后，ireq_rdy_n 由低变高后就不再变低了，导致无法继续写数，请问各位这是什么原因引起的？

port_initialized lnk_trdy_n lnk_rrdy_n mode_sel 均正常，我用的是4x通道。时序图如下？请大家帮助，谢谢！！

srio_log.png (95.16 KB, 下载次数: 1)

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