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[求助] 急!请问各位大侠 Virtex6 Rapidio modelsim 仿真ireq_rdy_n 拉高后不变低得原因

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一粒金砂(中级)

Rank: 2

发表于 2012-12-10 10:38:46 | 显示全部楼层 |阅读模式
大家好 我在用modelsim仿真Rapidio的时候 开始发送时, ireq_sof_n 低脉冲后,ireq_rdy_n 由低变高后就不再变低了,导致无法继续写数,请问各位这是什么原因引起的?
port_initialized    lnk_trdy_n   lnk_rrdy_n   mode_sel  均正常,我用的是4x通道。时序图如下? 请大家帮助,谢谢!!
此帖出自FPGA/CPLD论坛
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