FPGA与ARM控制时序的约束?

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FPGA与ARM控制时序的约束? [复制链接]

module fpga_arm(
   input clk ,
  input arm_cs,arm_wr,
  input [2:0]arm_addr ,
  input [15:0]arm_data ,
input rst ,
output test_en
) ;

always @(posedge clk or negedge rst)
    begin
       if (rst)
          cnt_en <= 1'b0 ;
     else if (!arm_cs && !arm_wr)
         begin
          case (arm_addr)
             3'b000 : cnt_en <= arm_data[0] ;
             3'b001 : cnt_en <= arm_data[1] ;
             default : cnt_en <= 1'b0 ;
         endcase
        end
    end

reg [3:0]cnt ;
always @(posedge clk or negedge rst)
    begin
        if (!rst)
           cnt <= 3'b000 ;
       else if (cnt_en)
         cnt <= cnt + 1 ;
   end
always @(posedge clk or negedge rst)
    begin
     if (!rst)
      test_en <= 1'b0 ;
    else
    test_en <= cnt[2] ;
  end

endmodule
以上的程序中
   clk 为时钟信号
   arm_cs,arm_wr, ；片选信号和写信号
  arm_addr , 地址信号
  arm_data , arm和FPGA的数据信号
rst  复位信号
test_en 测试输出信号

当arm_cs arm_wr为低的时候，根据地址信号的不同，对cnt_en 信号进行赋值。
cnt_en信号有效时，控制计数器进行使能 。
同时 test_en信号 是对cnt【2】信号的打一拍延迟 。

现在有个问题是 ：
1 ： 如果对外部ARM和FPGA的共同信号进行约束 ？ 可以不约束吗？
2 ： 如果不对ARM和FPGA的共同信号进行约束 ，那么查看约束报告的时候，会看到
cnt【2】 到 test _en的信号TH不满足 ，
而我对cnt_en 信号约束到 CLK信号上面，TH将满足，这种约束方**确吗？cnt_en信号需要约束吗？
3 ：cnt[2]信号需要约束吗？

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所有约束前提条件都是同步系统设计，离开同步系统来谈约束就理论依据了。

FPGA与ARM如果不是同源时钟，则两个系统就是异步系统，异步时钟域的数据需要在使用前进行时钟域同步.针对楼主的问题，我是这样看的：

所有FPGA系统产生的控制信号和数据信号都需要约束到系统时钟上去，这仅是优化FPGA系统的布局。