跨时域 亚稳态问题

leomeng

跨时域 亚稳态问题 [复制链接]

我看了些亚稳态的资料，不知道我理解的对不对；还请大家指教一下：

D触发器接受信号 有建立时间和保持时间

在建立时间前保持时间后稳定的信号 D触发器才能获得正确的信号；

在建立时间后和保持时间前的获得的信号（也就是说 在建立时间 和保持时间 中信号发生了变化,输出超出了固定的时间延迟） D触发器 可能不能得到正确的信号；

 

哪位大侠能帮我形象的解释一下  级联D触发器 怎么减小亚稳态的 几率的 ！？

 时钟为clk1的D1触发器  时钟为clk2的触发器  clk1和clk无关；

我clk1还是不能控制 D1的输出Q1 在什么时间被clk2的D2采样啊；假如我的D2采样正好发生在Q1变化的时刻，那不就进入亚稳态了么？ 进入亚稳态后，经过D1后一段时间输出的值稳定下来在经过一个D触发器被CLK2采样得到稳定的输出，但是我们能确定这个逻辑是对的么？

[ 本帖最后由 leomeng 于 2011-11-8 11:06 编辑 ]

eeleader

谢谢，下载收下了。

leomeng

神马意思 ，没明白

eeleader

建立时间和保持时间关系：

 

建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；

    保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。 

    如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。

    个人理解：

    1、建立时间（setup time）触发器在时钟沿到来之前，其数据的输入端的数据必须保持不变的时间；建立时间决定了该触发器之间的组合逻辑的最大延迟。

    2、保持时间（hold time）触发器在时钟沿到来之后，其数据输入端的数据必须保持不变的时间；保持时间决定了该触发器之间的组合逻辑的最小延迟。

 

eeleader

第二个问题：

   怎样减少亚稳态几率？

就是满足D触发器的建立时间和保持时间。

华为题目：时钟周期为T，触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持时间T4应满足什么条件？

分析：

Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。

Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。

Tsetup：建立时间

Thold：保持时间

Tclk：时钟周期

建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。

保持时间容限：保持时间容限也要求大于等于0。[localimg=533,280]1[/localimg]

由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。

由上图可知，保持时间容限+Thold＝Tffpd(min)+Tcomb(min)，所以保持时间容限＝Tffpd(min)+Tcomb(min)-Thold，根据保持时间容限≥0，也就是Tffpd(min)+Tcomb(min)-Thold≥0可以得到触发器D2的Thold≤Tffpd(min)+Tcomb(min)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Thold≤T2min。关于保持时间的理解就是，在触发器D2的输入信号还处在保持时间的时候，如果触发器D1的输出已经通过组合逻辑到达D2的输入端的话，将会破坏D2本来应该保持的数据

shilaike

够详细得。。。

leomeng

谢谢 ，懂了 ！