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eeleader-mcu

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一粒金砂（高级）
楼主
发表于2010-10-25 09:34 只看该作者
 

关于FPGA内部各逻辑块之间的延时测量 [复制链接]

请问如何测量Spartan-3芯片内部各逻辑块之间的延时时间?
测量, 延时, 如何
此帖出自FPGA/CPLD论坛

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eeleader
这个问题需要从你的程序设计风格来确定：   如果你所有逻辑都是采用系统时钟的全同步设计风格，可以直接分析你的程序，得到模块间逻辑延时时间。     如果你所有逻辑采用的异步设计，有各种各样的分频时钟驱动FF或组合逻辑，则延时就不能确定！跟每次编译结果以及温度等方面都有关联  详情 回复 发表于 2010-10-25 13:09
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eeleader

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TA的资源

五彩晶圆（高级）
沙发
发表于2010-10-25 13:09 只看该作者
 

这个问题需要从你的程序设计风格来确定：

 

如果你所有逻辑都是采用系统时钟的全同步设计风格，可以直接分析你的程序，得到模块间逻辑延时时间。

 

 

如果你所有逻辑采用的异步设计，有各种各样的分频时钟驱动FF或组合逻辑，则延时就不能确定！跟每次编译结果以及温度等方面都有关联

此帖出自FPGA/CPLD论坛
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