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eeleader

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五彩晶圆（高级）
楼主
发表于2010-9-10 08:55 只看该作者
 

Altera CycloneIII FPGA锁相环输出问题 [复制链接]

输入时钟为27M，通过锁相环倍频成270M，270M是ASI IP核使用的时钟。目前有8个PCB，可以正常使用的有4个，不能正常使用的有4个，同样的FPGA程序。不能正常使用的PCB中，signaltap使用此270M做采样时钟，会显示waiting for clock 或者采出很乱的波形，可否判断为锁相环问题?

若为锁相环问题，为什么有4个PCB可以使用？
谢谢！
时钟, waiting, 锁相环, 程序
此帖出自FPGA/CPLD论坛

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ranming
楼主解决了吗，我的cyclone4板子锁相环一直失锁，不知道什么原因   详情 回复 发表于 2019-9-14 19:32
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ranming

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一粒金砂（初级）
沙发
发表于2019-9-14 19:32 只看该作者
 

楼主解决了吗，我的cyclone4板子锁相环一直失锁，不知道什么原因

此帖出自FPGA/CPLD论坛
 
 
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