关于FPGA学习的困惑？？！！

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关于FPGA学习的困惑？？！！ [复制链接]

大家好，我是一名在校学生，学习FPGA也有3个月时间了吧，从刚开始看VHDL和verilog到看一些代码或自己写一些小的代码到现在自己调试一个存储装置。期间有一些收获，但是困惑大于收获，感觉现在每进行一步，都感到力不从心。比如我现在调试的这个闪存的代码，老是出现不定态，也不知道哪里出现问题了，现在将一些困惑说一下，希望路过的高手能指点一下，谢谢！！
1、关于综合的困惑
     代码语法上没有错误，但怎么样看综合报告，以及怎么样评判一个代码综合的好坏
2、关于约束
     为什么用约束，什么时候用约束，在哪用约束，怎么样约束，这些在我脑海里面现在是一锅粥，看了一些资料，但就是不明白，也许是本人比较笨的原因吧，呵呵
3、关于引脚的分配
    引脚的分配对FPGA的实现过程中的布局布线有没有太大的影响，比如我前段时间引脚分配的时候同样性质的IO，为什么在一个地方布局布线就不通过，为什么在另一个地方就通过？？引脚的分配是不是也要遵循什么原理，不是任凭感觉来进行的??
4、关于静态时序分析
    看了一些资料说静态时序分析比较重要，但这些在我脑海里面和设置约束一样，都是一锅粥，不知道怎么样分析，错在哪里，怎么样修正，怎么样看时序报告等等......
    现在先提出这么多问题吧，希望和我一样的菜鸟多多提出问题，讨论讨论，共同学习，共同进步！！！路过的高手希望你们多多传道授业解惑，也许你们不经意间的一句话，可以让我们少走很多弯路。我想不管是高手还是菜鸟在学习的过程中肯定都遇见过这样或那样的困惑可能有的通过某种方法或渠道已经解决，有的还在困惑着大家，也许你的困惑这是人家已经解决的，你已经解决的正是人家困惑的。还是那句话，多多交流，共同进步吧！！！谢谢！！！