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[讨论] 请教quartus ii 测试模块仿真问题!!

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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2010-5-17 09:35 | 显示全部楼层 |阅读模式
quartus II 中的#display在哪显示结果,新手,运行了个测试模块 不知道哪看显示结果!
没用第三方工具..modelsim。新手上路,望多指教!!
代码如下:
`timescale 100ns/10ns
module alu(a,b,add_en,result);
input wire        [7:0]        a,b;
input wire                        add_en;
output reg  [8:0]        result;

always        @*
begin
        if(add_en == 1)
        result = a + b;
        else
        result = a - b;
end

endmodule

//测试模块

module test(result,a,b,add_en);
input wire        [8:0]        result;
output reg  [7:0]        a,b;
output reg                        add_en;

initial
begin
                a = 0;
                b = 0;
                add_en = 1;
        #5        a = 8'h34;
        #5        b = 8'h10;
        #5        add_en = 0;
        end
always @(a,b,add_en)

begin
        if(add_en==1)
        begin
                if(result==a+b)
                        $display($time,"%h+%h=%h",a,b,result);
                else
                        $display($time,"error! %h+%h!=%h",a,b,result);
        end
        else
        begin
                if(result==a-b)
                        $display($time,"%h-%h=%h",a,b,result);
                else
                        $display($time,"error! %h-%h!=%h",a,b,result);
        end
end

endmodule

//顶层模块
module top;
reg    [7:0]    a,b;
wire        [8:0]        result;
wire                        add_en;

alu alu(.a(a),.b(b),.add_en(add_en),.result(result));
test test(.a(a),.b(b),.add_en(add_en),.result(result));

endmodule




此帖出自FPGA/CPLD论坛
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一粒金砂(初级)

Rank: 1

发表于 2010-5-19 14:31 | 显示全部楼层
谢谢你哦,你是最棒的


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一粒金砂(初级)

Rank: 1

发表于 2010-5-20 16:54 | 显示全部楼层
哎,不好意思,暂时还没用
学习


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