逆光漂泊

5525 发表于 2016-7-13 19:56
如图，M1 到 M2（Aurora TX）, 这里时钟不一致，
传送必然用异步FIFO，或者双口RAM，这个没有悬念。

M1 ...

多谢指教！！

逆光漂泊

5525 发表于 2016-7-13 19:56
如图，M1 到 M2（Aurora TX）, 这里时钟不一致，
传送必然用异步FIFO，或者双口RAM，这个没有悬念。

M1 ...

那M1和M2、M3和M4之间的FIFO的读写使能一直拉高？

5525

FIFO的读写 全拉高这个有点 着急了。

M1写的时候，要看M2初期化好了没有，M2好了能送了，M1才可以拉高写
M2读的时候，要看FIFO里面有256个数据了没有，有的话，就启动读256后关闭读使能

M3写的时候，来个256就写256啊，写好关闭写使能
M4等到FIFO里面有一半数据了，读可以拉高

256只是举例，具体多少，楼主自定。

逆光漂泊

5525 发表于 2016-7-14 11:39
FIFO的读写 全拉高这个有点 着急了。

M1写的时候，要看M2初期化好了没有，M2好了能送了，M1才可以拉高 ...

采取这样操作的话，数据岂不是会丢？这样处理不了连续数据吧？

5525

楼主，你好。


只要M1的速率比M2-M3之间的小，连续传递M1的数据完全没问题。

M1写的时候，要看M2初期化好了没有，M2好了能送了，M1才可以拉高写，
---这个拉高了就不需要停下来了，就是连续送啊。

5525

在Aurora 送模块，和接收模块还没初期化好，
也就是Aurora还没在起床穿衣服，和睡觉前那一会

M1的数据会丢掉一些的，M1的数据什么时候需要，要看你什么应用了。

逆光漂泊

5525 发表于 2016-7-14 21:45
在Aurora 送模块，和接收模块还没初期化好，
也就是Aurora还没在起床穿衣服，和睡觉前那一会

M1的数据 ...

好的，我在仔细想想这个问题，多谢

5525

祝你好运！

如有 不放心FIFO控制这块，可以 针对这块，写个小代码跑下就知道了。
testbench 里面定义M1 M2的时钟，
M3 就用和M2一样的时钟（实际上M3 的时钟和 M2不一样，看速率匹配测试，可以忽略），
M4 就用喝M1一样，
M2和M3之间 数据直接传递，aurora都可以不要。

逆光漂泊

5525 发表于 2016-7-16 15:36
祝你好运！

如有 不放心FIFO控制这块，可以 针对这块，写个小代码跑下就知道了。
testbench 里面定义M1 ...

好的，多谢

SRQ_USTC

大神，我用ise14.4编译工程，添加aurora8b10b核，channel_up一直不拉高，请问你的编译工具是多少的

SRQ_USTC

是什么版本的还是用的vivado

leexiaowei

发送和接收端的通信协议设定要一样，另外，接收侧初始化时间较发送侧长，请了解