电子工程世界-论坛»论坛 › 电子技术交流 › FPGA/CPLD › verilog编程方面的问题

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59 帖子	0 TA的资源

一粒金砂（中级）

楼主

发表于2015-1-6 19:48 只看该作者

verilog编程方面的问题 [复制链接]

Error (12014): Net "spi_wr_rdy1", which fans out to "spi_wr_rdy", cannot be assigned more than one value
Error (12015): Net is fed by "wr_s1:wr1|spi_wr_rdy"
Error (12015): Net is fed by "spi_wr_rdy1"
这是什么意思？？求助

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chenzhufly

最好把这个信号怎么赋值的贴出来可能在两个always里面赋值了详情回复发表于 2015-1-6 20:12

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fsyicheng

775 帖子	0 TA的资源

纯净的硅（高级）

沙发

发表于2015-1-6 19:54 只看该作者

你赋值的位置如果有运算的情况下，可以考虑多加一对（），凭你上面的提示只能给出这个意见了

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chenzhufly

5979 帖子	8 TA的资源

版主

板凳

发表于2015-1-6 20:12 只看该作者

最好把这个信号怎么赋值的贴出来

可能在两个always里面赋值了

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个人签名生活就是油盐酱醋再加一点糖，快活就是一天到晚乐呵呵的忙
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做一个简单的人，踏实而务实，不沉溺幻想，不庸人自扰

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