julytiger

原帖由 418478935 于 2011-7-19 13:45 发表
我不是捣乱的，我就觉得他书里有些例子值得商榷：
我记得书里面有个用流水线做的加法器，他的例子有问题，怎么都没有最终的进位。
后来我自己改了下，才对了。
不过从这个例子里让我更深一步理解了，写VERILOG要用 ...

理解并行操作。

99aq

学习FPGA的一个最简单的方法，就是总结和研究别人设计的成果

gz475514589

呵呵，真有意思啊

lzjforever

感觉不错啊  谢谢分享  支持下

奔跑的蜗牛

呵呵，不错希望大家都一起来分享自己的学习经验和心得

奔跑的蜗牛

用case语句描述的4选1数据选择器
module mux4_1(out,in0,in1,in2,in3,sel);
output out;
input[1:0] sel;
input in0.in1,in2,in3;
reg out;
always @(in0 or in1 or in2 or in3 or sel)   //敏感信号列表
   case(sel)
         2'b00: out=in0;
         2'b01: out=in1;
         2'b10: out=in2;
         2'b11: out=in3;
       default: out=2'bx;
      endcase
endmodule
学习使用case语句，注意最后加入default语句，避免产生锁存器的效果

eeleader

顶顶顶顶顶顶，支持支持！

lxlong_006

哈哈哈，顶了，管理员还是个美女。呵呵

fang5566

小笼包

好东西 支持支持啊

白丁

刚刚学习，希望继续提供分析帮助

lala1008

谢谢楼主~！！！

billjing

楼主说的有道理~~