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vivado提示[Synth 8-91] ambiguous clock in event control 问题原因 [复制链接]

综合提示[Synth 8-91] ambiguous clock in event control,后来找到原因是因为always里写了if后漏写else导致。

 

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我觉得根源不是漏写else。对于verilog来说,漏写else是没问题的。  详情 回复 发表于 2021-10-28 00:44
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五彩晶圆(高级)

if 后漏写else 出了错

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一粒金砂(中级)

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一粒金砂(初级)

我觉得根源不是漏写else。对于verilog来说,漏写else是没问题的。

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你说的对,正常情况不会因为没写else产生错误,当时写程序写了很长时间比较懵,这个问题当时肯定还有更深层的原因。因为当时verilog文件并没有提示具体的错误位置,我花了很长时间把整体代码进行删减最后确定在一个a  详情 回复 发表于 2021-10-31 21:38

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鹰眼之泪 发表于 2021-10-28 00:44 我觉得根源不是漏写else。对于verilog来说,漏写else是没问题的。

你说的对,正常情况不会因为没写else产生错误,当时写程序写了很长时间比较懵,这个问题当时肯定还有更深层的原因。因为当时verilog文件并没有提示具体的错误位置,我花了很长时间把整体代码进行删减最后确定在一个always里,在一个复位if判断后边的end后加了else begin end后错误消失。

当时为了继续调试代码顺便把这个问题记录一下,现在分析当时应该是在if(rst_n)后没加else后在里边写代码,而是又直接写了另一个if(xxx),导致后边的if(xx)和if(rst_n)并行造成。

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