基于高端FPGA的IC验证平台的PI分析
<DIV><STRONG>1 引言</STRONG><P> 大多数非FPGA类型的、高密度IC(如CPU)对去耦电容都有非常明确的要求。由于这些器件仅为执行特定的任务而设计，所以其电源电流需求是固定的，仅在一定范围内有所波动。</P>
<P> 然而，FPGA不具备这种属性。对于一个设计好的FPGA系统平台，在综合时，可以按设计需要的频率，跨越多个时钟域，运行几乎无限多的应用。由于无法确知一个新的FPGA设计的瞬态电流的变化情况，在设计FP-GA系统硬件平台的电源分配系统时，唯一的选择就是采用保守的最坏情况设计法。</P>
<P> 在低噪声或高功率情况下，电源去耦网络必须根据瞬态电流的需求准确地度身定制，否则，接地反弹和电源噪声将超出FPGA的电平限值。高速电路的性能很大程度取决于电源分配系统能否提供稳定、安静的电源电压和电流。凭经验的设计电容去耦网络，经常造成欠设计(引起EMI和稳定性问题)或过设计(增加系统的成本和复杂度)。因此，在设计系统平台时，利用电源完整性仿真软件，对去耦网络以及电源、地平面对(Power-Ground Plane pair)进行仿真，通过修正电容数量和额定值，调整电容的布局，可以很好地避免欠设计或过设计，使系统目标阻抗满足要求。本文以基于Xilinx公司的 Virtex-4芯片的IC验证平台为例，介绍了电源完整性仿真分析方法在电源分配系统中的应用。</P>
<P> <STRONG>2 FPGA平台的电平及要求</STRONG></P>
<P> 系统采用的FPGA是V4XC4VLX160-FF1513，具有16个I／O Bank。FPGA所使用的电源有：Vc-CINT、VCCO、VCCAUX以及VREF。每个I／O可以支持的电平有：1.2V、1.5V、1.8V、 2.5V以及3.3v。由VCCO来决定所在Bank I／O的电平标准。从芯片的用户手册可以获得SSO(Simultaneous Switching Out-put，同步开关输出)限定信息(见表1、表2)，来确定该器件所使用的VCCO管脚数量。</P>
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<TABLE style="WIDTH: 538px; HEIGHT: 310px" width=538>
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<P align=center><IMG height=300 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114314335.jpg" width=300></P></TD></TR></TBODY></TABLE></P>
<P> 在本文设计了5.0V、数字3.3V、数字2.5V、数字1.8V、数字1.2V五个电源分配系统。如下以数字3.3V为例，介绍采用Cadence公司的PCB PI软件的仿真分析方法。</P>
<P><STRONG>3 电源完整性仿真分析与设计</STRONG></P>
<P> <STRONG>3.1 电源分配系统概述</STRONG></P>
<P> 电源分配系统的关键参数是目标阻抗，其定义为：</P>
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<TABLE style="WIDTH: 535px; HEIGHT: 39px" width=535>
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<DIV align=center><IMG height=29 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114315327.jpg" width=200></DIV></TD></TR></TBODY></TABLE></P>
<P> 电源分配系统必须在从直流到关注的最高频率范围内，以低于或接近目标阻抗来传递电流。一个电源分布系统由电压调节模块(VRM)、Bulk电容、高频去耦电容以及电源地平面四个对象组成。它们在不同的频率范围内对目标阻抗起到决定性作用，如图1所示。</P>
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<TABLE style="WIDTH: 540px; HEIGHT: 136px" width=540>
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<DIV align=center><IMG height=126 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114315126.jpg" width=300></DIV></TD></TR></TBODY></TABLE></P>
<P> 电压调节模块将一个直流电平转换成另一个直流电平。其利用一个参考电压和反馈环来探测负载处的电压，并相应调节电流大小。在直流至1kHz频率范围内，系统的目标阻抗主要由VRM来决定。图2为电压调节模块的框图。</P>
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<TABLE style="WIDTH: 557px; HEIGHT: 132px" width=557>
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<DIV align=center><IMG height=122 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114316102.jpg" width=290></DIV></TD></TR></TBODY></TABLE></P>
<P> 去耦电容分为电解电容(Bulk Electrolytic Ca-pacitor)和高频陶瓷电容(High-Frequence CeramicCapacitor)。电解电容主要在kHz到1MHz频率范围内起作用，而瓷片电容则在较高的MHz频率(1MHz-400MHz)范围内起作用。其等效电路是典型的RLC串联电路。图3显示了真正的电容的阻抗特性。</P>
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<TABLE style="WIDTH: 527px; HEIGHT: 182px" width=527>
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<DIV align=center><IMG height=172 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114316103.jpg" width=300></DIV></TD></TR></TBODY></TABLE></P>
<P> 电源／地平面可以近似为一个电感和有效串联电阻很小的电容。当频率很高时(大于400MHz)，就需要调节电源／地平面的结构，使系统的目标阻抗满足要求。</P>
<P> <STRONG>3.2 单节点仿真</STRONG></P>
<P> 根据计算在系统中采用3.3V电平的I／O SSO电流总和不超过10A(由I／O连接的外设以及VCCO来决定)。选择Artesvn Technologies公司的单输出10A DC-DC转换器作为电压调节模块(VRM)，输入5.0V，输出3.3V，取动态电流(Delta Current)为10A，纹波容限(Ripple Tolerance)为5％。于是3.3V／GND电源地平面对的目标阻抗为16.5mΩ。</P>
<P> 去耦／旁路电容网络的设计，一般而言，按电源情况，PDS的每个VCC电源管脚应具备一个电容。将大量电容值并联组合的目标是在从500kHz到 500MHz的频率范围内，保持平稳的低电源阻抗。高值(低频)和低值(高频)电容都需要。通常，低值电容对总阻抗的影响较小，因此需要使用更多的低值电容，使得其对阻抗的总影响与较少数量的高值电容产生的总影响相同。</P>
<P> 为了保持平稳的总阻抗值，防止出现反谐振尖峰，通常，每10倍电容值范围至少需要1个电容。典型的陶瓷电容值范围通常为从0.001μF至4.7μF。电容值越多越好，因为这样产生的总阻抗值越平稳。同时需要考虑PCB板的布局空间以及成本。</P>
<P> 产生相对平稳的阻抗的电容比率为电容值每降低10倍，电容数量约增加一倍。此外，需要钽电容、OS-CON(SANYO的有机半导体铝固体电解电容)的电容或其他电解电容等低频电容。这些高值电容的ESR通常高于贴片陶瓷电容，因此可以在更广泛的频率范围内起作用，也因而不太容易产生反谐振尖峰。所以，不必严格遵循每10倍电容值一个电容的规则。一般而言，在从470μF至1000μF的范围内配置一个值就够了。表3显示了可实现平衡的去耦网络电容百分比 (经验值)。然后通过运行单节点仿真来验证选择的不同值的电容数量是否可以在频率范围内维持目标阻抗?</P>
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<TABLE style="WIDTH: 552px; HEIGHT: 125px" width=552>
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<DIV align=center><IMG height=115 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114316953.jpg" width=300></DIV></TD></TR></TBODY></TABLE></P>
<P> 对于电容的模型，陶瓷电容可以采用Murata、TDK网站提供的电容模型库或Cadence Allegro软件安装目录下的参考模型库。而对于钽电容，可以使用KEMET以及SANYO等公司的提供的Spice软件提供的ESR、ESL、谐振频率以及封装信息，创建对应的钽电容模型。</P>
<P> 图4所示为单节点仿真结果(考虑最高工作频率为266MHz)。由于单节点没有考虑电容在PCB中的具体位置，SQ-PI提供了一个电容数量的参考值／建议值。然后需要多节点仿真再进行更精确的分析与验证。</P>
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<TABLE style="WIDTH: 533px; HEIGHT: 274px" width=533>
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<DIV align=center><IMG height=264 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114317536.jpg" width=300></DIV></TD></TR></TBODY></TABLE></P>
<P> <STRONG>3.3 多节点仿真</STRONG></P>
<P> 单节点仿真可以确定去耦电容的数量，但电源系统的阻抗不仅取决于去耦电容的数量，还取决于电容的分布位置。为了获得更精确的结果，应该布好去耦电容、噪声源以及VRM，然后在整个频率范围内进行多节点仿真。不同于单节点仿真，此时SQ PI使用一个带恒流源和恒压源的理想电路来连接去耦电容和VRM。多节点仿真对物理设计中这些文件的实际布局进行精确的仿真。</P>
<P> 多节点仿真通过将电源平而分隔成用户定义的网络尺寸，并将VRM、</P>
<P>噪声源以及去耦电容连在网格中合适的节点，通过确定每个节点附近的阻抗来进行更精确的仿真。</P>
<P> 为使仿真最准确，网格中网孔的大小必须大于系统最高频率对应波长的1／10。系统的最高工作频率为266MHz(DDR内存模块)，电路板电介质材料是FR-4，介电常数εr为4.5，于是波长如下：</P>
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<TABLE style="WIDTH: 518px; HEIGHT: 65px" width=518>
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<DIV align=center><IMG height=55 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114317766.jpg" width=230></DIV></TD></TR></TBODY></TABLE></P>
<P> 电路板大小为122mm×205mm，故只需4×4的网格就可以准确仿真。为便于分析，本文采用8×8的网格。放置好电容后，多节点仿真结果如图5所示。</P>
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<TABLE style="WIDTH: 554px; HEIGHT: 378px" width=554>
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<DIV align=center><IMG height=368 alt="" src="http://embed.chinaitlab.com/UploadFiles_4615/200904/20090413114317244.jpg" width=500></DIV></TD></TR></TBODY></TABLE></P>
<P> 在0-266MHz之间，波形大部分都在目标阻抗以下，超出目标阻抗的波形所代表的网孔都在电路板的边缘，对电路影响不大，因此电容分布满足要求。</P>
<P> <STRONG>4 总结</STRONG></P>
<P> 通过电路的实际测量，发现各电源分配系统均能很好的工作，与仿真结果基本一致。</P>
<P>为了进一步提高仿真精度，可以通过频域测试，建立基于S参数或SPICE等效电路的电容模型库，也有利于提高电源完整性仿真的效率。</P>
<P> 本文讨论的系统是FPGA的IC设计验证平台，其电源完整性的分析方法对于其他类型的电子产品设计也有一定的借鉴意义。随着系统频率的提高，电源分配系统越来越复杂，PCB的电源地阻抗谐振现象变得更加突出，直接影响到系统的稳定工作以及产品级的EMI／EMC认证，因此在IC或产品设计早期，应该在系统层面进行电源完整性仿真，模拟真实系统的行为，提前发现系统中潜在的电源问题，从而有利于提高产品系统工作的稳定性，加快产品的开发上市。</P>
<P><FONT color=#f00000>总结: 本文说的太好, 随着FPGA芯片速度越快,电压越低,功耗越大,电源的种类越多, FPGA正常工作的对电源的要求越来越高. 所以作为有经验的FPGA系统硬件工程师或项目工程师,在产品规划开始时,一定要注意FPGA系统电源的完整性问题,否则会吃大亏! 本人在使用EP2C35 芯片时, 由于内核电源1.2V 供电分割不符合电源完整性要求,造成FPGA工作不稳定,当FPGA使用过多的资源或某个不确定的条件下,造成FPGA 时序电路不能工作!<BR></FONT></P></DIV> <P>好帖!感谢LZ分享!</P> 学习！谢谢lZ 学习了，谢谢分享！~ <P>PI 确实不可不重视! 我是深有体会,深受其害啊!</P> <p>本文说的太好, 随着FPGA芯片速度越快,电压越低,功耗越大,电源的种类越多, FPGA正常工作的对电源的要求越来越高. 所以作为有经验的FPGA系统硬件工程师或项目工程师,在产品规划开始时,一定要注意FPGA系统电源的完整性问题,否则会吃大亏! 本人在使用EP2C35 芯片时, 由于内核电源1.2V 供电分割不符合电源完整性要求,造成FPGA工作不稳定,当FPGA使用过多的资源或某个不确定的条件下,造成FPGA 时序电路不能工作!</p>
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