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jakysun 发表于 2024-6-2 20:44

求助 FPGA assign赋值混乱

<p>求助&nbsp;FPGA&nbsp;assign赋值混乱</p>
<p></p>
<p>下面为简单的描述下问题：</p>
<p>moudle&nbsp;a(</p>
<p>....</p>
<p>output&nbsp;&nbsp;rd_data;</p>
<p>inout&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;sdram_dq</p>
<p>);</p>
<p></p>
<p>assign&nbsp;rd_ack&nbsp;=&nbsp;state&nbsp;==&nbsp;S_READ;</p>
<p></p>
<p>assign&nbsp;rd_data&nbsp;=&nbsp;rd_ack&nbsp;?&nbsp;sdram_dq&nbsp;:&nbsp;16'b0;</p>
<p></p>
<p>endmodule</p>
<p></p>
<p>用signaltrap&nbsp;抓信号。rd_ack&nbsp;为1时。sdram_dq中抓到数据正确。</p>
<p>为何&nbsp;rd_data中抓到的数据就乱了呢？</p>
<p></p>

Jacktang 发表于 2024-6-3 07:26

<p>可以试试用一个三态缓冲器（tristate buffer）确保sdram_dq在rd_ack为1时才能传递数据给rd_data,,,</p>

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