【大学生电子竞赛题目分析】——2016年江苏省TI杯F题《位同步时钟提取电路》

gmchen 发表于 2022-4-21 09:56

<div class='showpostmsg'>题目

一、任务

设计并制作一个从二进制基带信号中提取位同步时钟的电路，并能测定和显示提取出的位同步时钟频率，设计制作的电路组成框图如下图所示。

  

二、要求 

（1）设计制作“基带信号产生电路”，用来模拟二进制数字通信系统接收端中被抽样判决的非逻辑电平基带信号。要求： 

1)  m序列发生器的反馈特征多项式（本原多项式）为 f(x)=x8+x4+x3+x2+1，其序列输出信号及外输入ck 信号均为 TTL 电平。 

2) 设计制作 3dB 截止频率为 300kHz 的无限增益多路负反馈二阶有源低通滤波器，对m 序列输出信号进行滤波，并衰减为峰峰值0.1V的基带模拟信号（A信号）。

（2）当m序列发生器外输入ck 信号频率为200kHz 时，设计制作可从A信号中提取出位同步时钟（B信号）的电路，并数字显示同步时钟的频率。

（3）改进位同步时钟提取电路，当m序列发生器外输入ck信号频率在200kHz~240kHz之间变化时，能从A信号中自适应提取位同步时钟，并数字显示同步时钟的频率。

（4）降低位同步时钟（B信号）的脉冲相位抖动量Δ，要求 Δmax≤1个位同步时钟周期的10%。

（5）其他。

三、说明

（1）位同步是数字同步传输的基础同步技术，是指接收端提取的位同步时钟与发送端位时钟在频率上严格相等、相位差固定的信号同步状态。接收端位时钟需从收到的基带数据序列中提取，并将作为接收端的抽样判决脉冲及进一步实现其他同步使用。数字通信系统中的“位”指的是最基本的码元，发送端位时钟（题目中 m 序列发生器外输入时钟 ck）是数据序列的码元时钟。

（2）要求“基带信号产生电路”必须制成单独的电路板，只能用两条输出信号线（A 信号线、地线）与位同步时钟提取电路部分连接。

（3）无限增益多路负反馈二阶有源低通滤波器类型（如切比雪夫型或巴特沃斯型）不限。
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gmchen 发表于 2022-4-21 09:59

题目分析与方案设计

本题目有三部分设计，内容如下：

一、m序列发生器。

可以用移位寄存器加异或门实现，下图就是根据题目给定的本原多项式实现的m序列发生器的原理图。其中右边三个异或门实现了本原多项式中x8、x4、x3、x2四个寄存器输出的按位相加。最左边的异或门和8输入或非门实现了全零排除电路，若没有这部分电路，当所有寄存器位都输出“0”时系统将被锁死。

gmchen 发表于 2022-4-21 10:00

gmchen 发表于 2022-4-21 10:01

三、同步时钟提取电路。

该电路应该包含三部分。第一部分是一个低噪声放大器，将0.1V类似正弦波的信号放大到合适的电平后，用过零比较器整形成矩形脉冲。第二部分是基于锁相环的同步信号提取电路。第三部分是由单片机完成的频率显示电路，兼有全系统控制的功能。

上述电路中的同步信号提取电路是本题的核心，其基本结构是一个边沿检测电路与一个锁相环。

边沿检测电路将输入矩形脉冲信号的前后沿整形为脉冲信号，具体结构与信号波形如下：

gmchen 发表于 2022-4-21 10:01

锁相环根据边沿检测电路产生的脉冲信号恢复出连续的同步信号，具体的设计要求分析如下：

为了获得最佳的捕捉范围，锁相环采用PFD鉴相。锁相环中VCO的可控振荡频率范围必须大于输入信号的频率范围（在本题中是时钟信号CK的频率范围）。

本题位同步电路中的环路滤波器设计具有一定的特殊性，除了阻尼因子通常取0.7左右外，其自然频率还与m序列的特性有关。

m序列发生器产生的是一种伪随机码。此码的特点是由n级移位寄存器产生的m序列能产生最大长度为2n-1位的码序列，在本题中为28-1=255位，其中0和1的数目基本相等（一个周期中1的数目比0的数目多一个）。连续的1或者连续的0被称为游程，游程中1或0的个数称为游程长度。n级m序列的一个码序列周期中总共有2n-1个游程，其中长度为1的游程占总游程数的1/2，长度为2的游程占总游程数的1/4，… ，长度为k的游程占总游程数的1/(2k)。且长度为k的游程中，连0与连1的游程数各占一半。最长的游程是n个全1以及n-1个全0。

当m序列中长度大于1的游程出现时，由于输入信号在大于1个时钟周期的时间内保持连续不变，所以边沿提取电路输出的边沿脉冲信号将出现缺失。本题的m序列的最长游程是8个1，即可能会有8个时钟周期内锁相环得不到输入的边沿脉冲信号。

gmchen 发表于 2022-4-21 10:03

gmchen 发表于 2022-4-21 10:05

一旦输入出现连续1或者连续0的情况，输入信号边沿脉冲缺失，PFD就仅有反馈信号而没有输入信号。在这种情况下，PFD的输出将直接跳变为其输出高电平并保持到下一个边沿脉冲出现。此情况下环路滤波器得到一个阶跃输入电压，其输出将按照指数规律上升。对于超前滞后型环路滤波器，其输出电压为  

其中VS是环路滤波器得到的阶跃输入电压，V(0)是阶跃输入发生前的环路滤波器输出电压。

为了分析方便，将上述指数方程做一些合理的近似。

考虑到出现连续1或连续0的时间t通常总是远小于环路滤波器的时间常数（否则锁相环将无法锁定），即有t<<(R1+R2)C，上述指数可以用幂级数展开并取其线性项，因此有

  再根据大部分锁相环的环路滤波器都有R2<<R1的特点，将上述方程进一步简化为

gmchen 发表于 2022-4-21 10:09

gmchen 发表于 2022-4-21 10:12

已知超前滞后型环路滤波器的自然频率为

  所以前面的关系还可写为

  满足输出相位抖动要求的自然频率为

  上式就是在这种输入信号条件下的自然频率设计约束条件。其中n是连续1或0的个数，Δφmax是最大相位抖动量，Kd是鉴相增益，VS是输入环路滤波器的阶跃电压，Ts是正常的同步脉冲周期。

由于在阶跃输入电压产生之前鉴相器的输出是高阻，而环路滤波器后面VCO的输入电阻也很高，可以认为没有电流流过R1与R2，所以在阶跃产生之前环路滤波器的输入电压与输出电压均等于电容C上的电压。由此得到环路滤波器的阶跃输入电压VS=VH-V(0)。通常情况下，阶跃输入发生前的环路滤波器输出电压V(0)≈VH/2，所以VS=VH-V(0)≈VH/2。而PFD的鉴相增益Kd=VH/4π，因此上述约束条件还可以近似为

gmchen 发表于 2022-4-21 10:13

gmchen 发表于 2022-4-21 10:17

本帖最后由 gmchen 于 2022-4-21 10:19 编辑

说明

本篇分析内容涉及锁相环设计中的许多基本知识点，不熟悉的可以参阅拙文《漫话锁相环——设计步骤概论》 https://bbs.eeworld.com.cn/thread-607483-1-1.html

mwangwdwa 发表于 2024-7-2 14:24

知识永远不过时，加油！！！！！！！！！！！！！！！

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