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[求助] vivado 生成bit文件时候会报错!

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一粒金砂(中级)

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发表于 2018-9-13 21:51:43 | 显示全部楼层 |阅读模式
我想用vivado的debug用法看看自己写的程序对不对,但是当我用vhdl写进程时,敏感信号没有时钟就会报错,如下图

报的错误

报的错误

自己写的代码是这样的
2SP$]K_I{N32Y240VLDVT3Y.png
但是我要把代码改成下图的就不会出现这个问题
A_%)62HV7Y`(P_X)%VSGTIB.png
难道只因为有了时钟吗?没有时钟就不可以吗?
而且下面这个逻辑不是我想要的,不知道怎么办?
可能我说的也不是很清楚,有好心的大牛想帮我这个小白的话,可以加我qq 153041342
或者可以评论给我指导一下,万分感谢。

此帖出自FPGA/CPLD论坛
TIM图片20180913214207.png


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一粒金砂(中级)

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 楼主| 发表于 2018-9-13 22:18:11 | 显示全部楼层
A[E@TM4PE~FD2%5T]ZT[WHJ.png
一顿改之后又出现这个问题,好烦。
去官网看,也没给一个满意的解决方案。



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发表于 2018-9-14 12:00:05 | 显示全部楼层
组合逻辑中应该不支持自己相加吧,否则就会无限迭代··········

点评

那应该怎么改呢? 虽然我已经改完了,但是我还是想知道既然组合逻辑不能相加,那我应该用什么来代替呢? [attachimg]375959[/attachimg]  详情 回复 发表于 2018-9-14 15:55


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 楼主| 发表于 2018-9-14 15:55:23 | 显示全部楼层
郝旭帅 发表于 2018-9-14 12:00
组合逻辑中应该不支持自己相加吧,否则就会无限迭代··········

那应该怎么改呢?
虽然我已经改完了,但是我还是想知道既然组合逻辑不能相加,那我应该用什么来代替呢?

R~BS_~R(OS)9~H3@)3AOFQN.png



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发表于 2018-9-14 17:32:00 | 显示全部楼层
如果要自己相加的话,一般都要用时序逻辑,也就是后面加上寄存器。做成一个有意义的反馈。

点评

但是要用时序逻辑的话,就不能写出我想要的结果。 或许能写出来,但是我没有想到  详情 回复 发表于 2018-9-14 18:20


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 楼主| 发表于 2018-9-14 18:20:00 | 显示全部楼层
郝旭帅 发表于 2018-9-14 17:32
如果要自己相加的话,一般都要用时序逻辑,也就是后面加上寄存器。做成一个有意义的反馈。

但是要用时序逻辑的话,就不能写出我想要的结果。
或许能写出来,但是我没有想到


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发表于 2018-9-15 08:52:11 | 显示全部楼层
那这个就要自己好好看看吧


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