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[软件使用] Libero SoC v11.8 引脚被优化的问题

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一粒金砂(初级)

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发表于 2018-9-5 20:21:39 | 显示全部楼层 |阅读模式
FPGA小白一枚,最近我在用Libero SoC v11.8进行编程,在顶层文件上定义了一个输入引脚,这个引脚在synthesize的时候会被去掉,导致在分配管脚的时候无法对此输入引脚进行约束,也就导致该信号无法被FPGA芯片获取。我尝试过用sync keep=1之类的语法,却没有效果。并且许多内置的IP核也存在这个问题,而且有大量的warning。请高手指教!
此帖出自Altera SoC论坛


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一粒金砂(中级)

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发表于 2018-9-5 21:56:58 来自手机 | 显示全部楼层
肯定是没有使用,所以被优化了。


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一粒金砂(初级)

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 楼主| 发表于 2018-9-5 22:13:22 | 显示全部楼层
电子微创意 发表于 2018-9-5 21:56
肯定是没有使用,所以被优化了。

这是哪个输入引脚

这是哪个输入引脚

这是同个HDL里边的module

这是同个HDL里边的module



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一粒金砂(初级)

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 楼主| 发表于 2018-9-5 22:14:17 | 显示全部楼层
电子微创意 发表于 2018-9-5 21:56
肯定是没有使用,所以被优化了。

您看一下,这个是我的HDL的代码,input MEMS_SDO,然后在后边有调用它呀


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一粒金砂(中级)

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发表于 2018-9-6 20:19:52 | 显示全部楼层
贴一下完整的代码出来


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一粒金砂(中级)

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发表于 2018-10-8 23:31:37 | 显示全部楼层
楼主你这个写错了.


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一粒金砂(中级)

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发表于 2018-10-8 23:31:59 | 显示全部楼层
应该是:  /*synthesis syn_keep = 1*/


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