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[求助] Verilog的for循环的相关问题

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一粒金砂(中级)

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发表于 2018-8-22 13:19:07 | 显示全部楼层 |阅读模式
在书上看到,“for循环更多的表示为根据循环次数来复制一个电路”。那么我现在有一个问题,for循环的次数是一个input型的参数(位宽已知,具体是多少是由输入决定的)。这样可以被综合吗?
此帖出自FPGA/CPLD论坛


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裸片初长成(初级)

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发表于 2018-8-22 14:29:02 | 显示全部楼层
试着用计数器去代替吧,一般可综合的代码,不用for。具体原因找本书看看。

点评

要处理的数据的个数未知,感觉没法使用计数器+case。DSP传一批数据给FPGA,数据量未知。仅在开始传数据的时候,DSP才告知FPGA有多少数据。  详情 回复 发表于 2018-8-22 21:36
请修改签名 ^_^


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一粒金砂(中级)

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 楼主| 发表于 2018-8-22 21:36:51 | 显示全部楼层
heningbo 发表于 2018-8-22 14:29
试着用计数器去代替吧,一般可综合的代码,不用for。具体原因找本书看看。

要处理的数据的个数未知,感觉没法使用计数器+case。DSP传一批数据给FPGA,数据量未知。仅在开始传数据的时候,DSP才告知FPGA有多少数据。


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裸片初长成(初级)

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发表于 2018-8-23 09:16:38 | 显示全部楼层
那是你还没有将状态分析清楚吧
请修改签名 ^_^


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裸片初长成(初级)

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发表于 2018-8-23 09:42:58 | 显示全部楼层
我觉得DSP传给你的数值应该有个上限,那你设置一个reg,然后通过计数器去判断,当数值大于或小于reg时,做处理就行了。

点评

了解,是有个最大限制,目前就让for循环次数按照这个最大的值来循环,然后寄存器按照最大的位宽来设置。  详情 回复 发表于 2018-8-23 14:17
请修改签名 ^_^


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 楼主| 发表于 2018-8-23 14:17:42 | 显示全部楼层
heningbo 发表于 2018-8-23 09:42
我觉得DSP传给你的数值应该有个上限,那你设置一个reg,然后通过计数器去判断,当数值大于或小于reg时,做 ...

了解,是有个最大限制,目前就让for循环次数按照这个最大的值来循环,然后寄存器按照最大的位宽来设置。


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发表于 2018-8-27 21:45:27 | 显示全部楼层
这么做是不可以被综合的,因为综合的电路必须是固定的,for只是用来节省代码量的,真正的在FPGA中,是没有这个循环变量的


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一粒金砂(中级)

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发表于 2018-9-4 14:56:15 | 显示全部楼层
同意楼上说的,这个输入的循环次数要固定吧,不然综合电路会有问题。


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一粒金砂(中级)

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发表于 2018-10-8 23:34:55 | 显示全部楼层
楼主是按C ,C++等程序语言去理解FPGA了.   FPGA是要生成具体电路的,  不定数量的循环综合器也不知道生成多少个,  所以不行.


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