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上拉电阻总结

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五彩晶圆(初级)

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发表于 2009-7-11 11:25 | 显示全部楼层 |阅读模式
上拉电阻:
1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
2、OC门电路必须加上拉电阻,才能使用。
3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:
1. 驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。
2. 下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。
3. 高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
4. 频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
下拉电阻的设定的原则和上拉电阻是一样的。
OC门输出高电平时是一个高阻态,其上拉电流要由上拉电阻来提供,设输入端每端口不大于100uA,设输出口驱动电流约500uA,标准工作电压是5V,输入口的高低电平门限为0.8V(低于此值为低电平);2V(高电平门限值)。
选上拉电阻时:
500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下,此为最小阻值,再小就拉不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于0.8V即可。
当输出高电平时,忽略管子的漏电流,两输入口需200uA
200uA x15K=3V即上拉电阻压降为3V,输出口可达到2V,此阻值为最大阻值,再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列
设计时管子的漏电流不可忽略,IO口实际电流在不同电平下也是不同的,上述仅仅是原理,一句话概括为:输出高电平时要喂饱后面的输入口,输出低电平不要把输出口喂撑了(否则多余的电流喂给了级联的输入口,高于低电平门限值就不可靠了)                                      



在数字电路中不用的输入脚都要接固定电平,通过1k电阻接高电平或接地。
1. 电阻作用:
l 接电组就是为了防止输入端悬空
l 减弱外部电流对芯片产生的干扰
l 保护cmos内的保护二极管,一般电流不大于10mA
l 上拉和下拉、限流
l 1. 改变电平的电位,常用在TTL-CMOS匹配
2. 在引脚悬空时有确定的状态
3.增加高电平输出时的驱动能力。
4、为OC门提供电流
l 那要看输出口驱动的是什么器件,如果该器件需要高电压的话,而输出口的输出电压又不够,就需要加上拉电阻。
l 如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极,或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之,
l 尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!

2、定义:
l 上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理!
l 上拉是对器件注入电流,下拉是输出电流
l 弱强只是上拉电阻的阻值不同,没有什么严格区分
l 对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

3、为什么要使用拉电阻:
l 一般作单键触发使用时,如果IC本身没有内接电阻,为了使单键维持在不被触发的状态或是触发后回到原状态,必须在IC外部另接一电阻。
l 数字电路有三种状态:高电平、低电平、和高阻状态,有些应用场合不希望出现高阻状态,可以通过上拉电阻或下拉电阻的方式使处于稳定状态,具体视设计要求而定!
l 一般说的是I/O端口,有的可以设置,有的不可以设置,有的是内置,有的是需要外接,I/O端口的输出类似与一个三极管的C,当C接通过一个电阻和电源连接在一起的时候,该电阻成为上C拉电阻,也就是说,如果该端口正常时为高电平,C通过一个电阻和地连接在一起的时候,该电阻称为下拉电阻,使该端口平时为低电平,作用吗:
比如:当一个接有上拉电阻的端口设为输如状态时,他的常态就为高电平,用于检测低电平的输入。
l 上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流,下拉电阻是用来吸收电流的,也就是你同学说的灌电流


电阻在选用时,选用经过计算后与标准值最相近的一个!
P0为什么要上拉电阻原因有:
1. P0口片内无上拉电阻
2. P0为I/O口工作状态时,上方FET被关断,从而输出脚浮空,因此P0用于输出线时为开漏输出。
3. 由于片内无上拉电阻,上方FET又被关断,P0输出1时无法拉升端口电平。
P0是双向口,其它P1,P2,P3是准双向口。
不错准双向口是因为在读外部数据时要先“准备”一下,为什么要准备一下呢?
单片机在读准双向口的端口时,现应给端口锁存器赋1,目的是使FET关断,不至于因片内FET导通使端口钳制在低电平。
上下拉一般选10k!
芯片的上拉/下拉电阻的作用
最常见的用途是,假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输入上,当三态的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对MOS电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低,既不影响逻辑又保正输入不会漂空.
改变电平的电位,常用在TTL-CMOS匹配; 在引脚悬空时有确定的状态; 为OC门的输出提供电流; 作为端接电阻; 在试验板上等于多了一个测试点,特别对板上表贴芯片多的更好,免得割线; 嵌位;
上、下拉电阻的作用很多,比如抬高信号峰峰值,增强信号传输能力,防止信号远距离传输时的线上反射,调节信号电平级别等等!当然还有其他的作用了具体的应用方法要看在什么场合,什么目的,至于参数更不能一概而定,要看电路其他参数而定,比如通常用在输入脚上的上拉电阻如果是为了抬高峰峰值,就要参考该引脚的内阻来定电阻值的!另外,没有说输入加下拉,输出加上拉的,有时候没了某个目的也可能同时既有上拉又有下拉电阻的!
加接地电阻--下拉
加接电源电阻--上拉
对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工作。另外,普通的口,加上拉电阻可以提高抗干扰能力,但是会增加负载。
电源:+5V
普通的直立LED,
共八个,负极分别接到一个大片子的管脚上,
用多大的上拉电阻合适? 谢谢指教!
一般LED的电流有几个mA就够了,最大不超过20mA,根据这个你就应该可以算出上拉电阻值来了。
保献起见,还是让他拉吧,(5-0.7)/10mA=400ohm,差不多吧,不放心就用2k的
奇怪,新出了管压0.7V的LED了吗?据我所知好象该是1.5V左右。我看几百欧到1K都没太大问题,一般的片子不会衰到10mA都抗不住吧?
上拉电阻的作用:6N137的的输出三极管C极,如果没有上拉电阻,则该引脚上的电平不会发生随B极电平的高低变化。原因是它没有接到任何电源上。如果接上了上拉电阻,则B极电平为高时,C极对地导通(相当于开关接通),C极的电压就变低;如B极电压为低,则C极对地关断,C极的电压就升到高电平。为就是上面说的“将通断转换成高低电平”。你说的51与此图有一定的不同,参照着去理解吧。另外,一般地,C极低电平时器件从外部吸入电流的能力和高电平时向外部灌出电流的能力是不一样的。器件输出端常有Isink和Isource两个参数,且前者往往大于后者。
下拉电阻的作用:所见不多,常见的是接到一个器件的输入端,多作为抗干扰使用。这是由于一般的IC的输入端悬空时易受干扰或器件扫描时有间隙泄漏电压而影响电路的性能。后者,我们在某批设备中曾碰到过。
上拉电阻的阻值主要是要顾及端口的低电平吸入电流的能力。例如在5V电压下,加1K上拉电阻,将会给端口低电平状态增加5mA的吸入电流。在端口能承受的条件下,上拉电阻小一点为好。
提高负载能力、提高直流工作电平
无信号是给电路提供确定的电平。
此帖出自电源技术论坛


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纯净的硅(高级)

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发表于 2009-7-11 12:58 | 显示全部楼层
好!顶顶顶!谢谢楼主的指点。
基础决定高度!


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