CADENCE推出验证组件集成管理和多语言

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CADENCE推出验证组件集成管理和多语言 [复制链接]

 Cadence设计系统公司推出了Universal Verification Components(UVCs)。它是可复用验证IP（VIP）的一个新产品，能将兼容性管理和多语言的灵活性与基于模拟的测试环境先进

技术相集成。UVC能降低质量和进度延迟的风险，以及对特殊协议专业技术的要求。这使得设计公司能将精力集中在自己的核心商业价值上－设计差异化。 

       全新的Cadence?验证组件IP包括一个独特的可执行验证计划（vPlan），用以驱动验证过程的管理并自动检验协议的兼容性。此外，UVC是业界唯一的对IEEE支持的所有标准语言提供支持的VIP， 包括用于测试环境的SystemVerilog 和e，以及用于设计的SystemC、VHDL和ystemVerilog。

       Cadence将推出客户最需要的用于协议的UVC，如ARM公司的AMBA AHB和AXI、PCI Express、以太网和USB等。 UVC扩展了Cadence公司现有的测试环境验证IP技术组合。每一个UVC都针对协议规范经过预先验证，并基于Cadence被业界肯定的能实现“即插即用”的Plan-to-Closure 方法学。借助这种新一代的VIP，客户可以使用高度集成的设计方法学，极大地缩短设计周期，简化模块、芯片和系统级验证环境的使用。凭借强大的技术组合、设计方法学和基于工艺自动化的性能，UVC提供一个可靠的多语言解决方案，使每一位设计师或验证师从中受益。 


       “随着设计和验证挑战日益复杂，越来越多的客户要求YOGITECH公司与之分享其深入的专有技术和验证IP，以改善其生产率和验证过程的可预测性，” YOGITECH公司首席执行官Silvano Motto说，“作为Cadence验证联盟的长期合作伙伴和Incisive验证IP提供商，我们清楚地看到我们的客户在努力实现协议兼容和验证收敛时，基于vPlan的UVC将带给他们的巨大价值。” 

       “已有数千个客户项目通过使用我们的预验证组件获得了巨大成功，” Cadence公司验证部门全球副总裁Steve Glaser说，“我们正利用被业界肯定的专有技术，为客户提供下一代多语言通用验证组件，帮助我们的客户更快地实现从计划到验证收敛’。”UVC业已上市。其客户范围将于2006年第三季度进一步扩大。