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[求助] signaltap II综合assign语句的问题

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一粒金砂(中级)

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发表于 2018-8-10 14:52:48 | 显示全部楼层 |阅读模式
直接将输入到FPGA的晶振时钟信号clk,利用语句assign clk_out = clk将其输出给其他的IC使用,在用signaltap II仿真的时候,看不到clk_out的波形(一直为低电平)。请问一下,这是什么原因?
此帖出自FPGA/CPLD论坛


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一粒金砂(高级)

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发表于 2018-8-10 16:52:23 | 显示全部楼层
时钟是一样的,当然看不到,应该用高一点的时钟才行。。。。。。。。。。。。

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好吧,我还以为加了个assign,就会是一个普通的信号,没想到还是被系统发现是自己的时钟  详情 回复 发表于 2018-8-12 22:21


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一粒金砂(中级)

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 楼主| 发表于 2018-8-12 22:21:47 | 显示全部楼层
constant 发表于 2018-8-10 16:52
时钟是一样的,当然看不到,应该用高一点的时钟才行。。。。。。。。。。。。

好吧,我还以为加了个assign,就会是一个普通的信号,没想到还是被系统发现是自己的时钟


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一粒金砂(中级)

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发表于 2018-9-4 15:01:35 | 显示全部楼层
平漂流 发表于 2018-8-12 22:21
好吧,我还以为加了个assign,就会是一个普通的信号,没想到还是被系统发现是自己的时钟

根据奈圭斯特采样定律,signal tapⅡ的采样时钟应大于等于信号频率的两倍,最好用驱动该信号的工作时钟作为采样时钟。


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一粒金砂(中级)

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发表于 2018-9-4 15:01:39 | 显示全部楼层
平漂流 发表于 2018-8-12 22:21
好吧,我还以为加了个assign,就会是一个普通的信号,没想到还是被系统发现是自己的时钟

根据奈圭斯特采样定律,signal tapⅡ的采样时钟应大于等于信号频率的两倍,最好用驱动该信号的工作时钟作为采样时钟。


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