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[求助] verilog中module间连线问题

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一粒金砂(初级)

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发表于 2018-2-5 15:33:38 | 显示全部楼层 |阅读模式
代码如下:rst_n前为啥加感叹号,是不是写错了啊,lattice官网的例程,看到的请回复一下啊,谢谢

input rst_n;
EFB_UFM inst1 (        .wb_clk_i(clk_i ),                                        // EFB with UFM enabled
                                .wb_rst_i(!rst_n ),
                                .wb_cyc_i(wb_cyc_i ),
                                .wb_stb_i(wb_stb_i ),
                                .wb_we_i(wb_we_i ),
                                .wb_adr_i(wb_adr_i),
                                .wb_dat_i(wb_dat_i ),
                                .wb_dat_o(wb_dat_o ),
                                .wb_ack_o(wb_ack_o ),
                                .wbc_ufm_irq( )
                                );

此帖出自FPGA/CPLD论坛


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一粒金砂(高级)

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发表于 2018-2-5 15:54:30 | 显示全部楼层
那是去反的  这个估计跟时序有关系啊


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一粒金砂(初级)

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 楼主| 发表于 2018-2-5 15:58:06 | 显示全部楼层
bioger 发表于 2018-2-5 15:54
那是去反的  这个估计跟时序有关系啊

那不是连线吗?取反是啥意思

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等效于在连接上接了一个反相器,Not-Gate。  详情 回复 发表于 2018-3-21 17:28


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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2018-2-5 16:52:07 | 显示全部楼层
!rst_n,就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。


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一粒金砂(初级)

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 楼主| 发表于 2018-2-5 17:00:01 | 显示全部楼层
ienglgge 发表于 2018-2-5 16:52
!rst_n,就是把这个信号取反。跟连不连线没冲突啊。你理解成取反再连接就行了。

明白了,多谢


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纯净的硅(初级)

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发表于 2018-3-21 17:28:50 | 显示全部楼层
刘成云 发表于 2018-2-5 15:58
那不是连线吗?取反是啥意思

等效于在连接上接了一个反相器,Not-Gate。


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