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[FPGA开发] Makefile systermverilog

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一粒金砂(初级)

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发表于 2017-10-21 21:17 | 显示全部楼层 |阅读模式
用systermverilog仿真时候,Makefile如何写vcs的指令?
此帖出自Altera SoC论坛


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