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一粒金砂(中级)

为什么有些LDO的输出去耦电容不能使用低ESR的? [复制链接]

 
如题,这个问题困扰了lz很久,度娘也找不到相关答案,特来求助,请各位大大指教!
此帖出自电源技术论坛

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五彩晶圆(初级)

容性负载造成反馈环路不稳定

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低ESR的电容充放电速度较快,如果稳压器的调节率不匹配的话,会发生振荡从而失去稳压特性。
个人签名上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang

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一粒金砂(中级)

chunyang 发表于 2017-8-10 22:21
低ESR的电容充放电速度较快,如果稳压器的调节率不匹配的话,会发生振荡从而失去稳压特性。

感谢版大指点。进一步想问下,有些LDO支持低ESR的电容,是因为器件本身调节率比较高还是器件内部做了提高稳定性的设计呢?

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需要多方面的设计同时配合。  详情 回复 发表于 2017-8-16 23:48

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LDO都应该是支持使用的低的ESR电容的。
纹波电压V=R(ESR)×I,R是电容的ESR,I是电流,如果ESR不变,I大纹波则大
所以低的ESR电容应该从降低纹波这里考虑的

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并非所有的LDO都支持,需要看器件手册确认。  详情 回复 发表于 2017-8-16 23:49
感谢回复! 之前觉得LDO很简单,深入探讨的话,其实还是有些讲究的,最近打算多花点时间好好研究下  详情 回复 发表于 2017-8-16 18:18

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qwqwqw2088 发表于 2017-8-16 17:35
LDO都应该是支持使用的低的ESR电容的。
纹波电压V=R(ESR)×I,R是电容的ESR,I是电流,如果ESR不变,I大纹 ...

感谢回复!
之前觉得LDO很简单,深入探讨的话,其实还是有些讲究的,最近打算多花点时间好好研究下

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看到楼主的帖子,想起来最近碰到的一个关于LDO的问题,也拿来和大家讨论一下吧。
我用SPX3819-1.8V型号的LDO带了一个FPGA芯片的数字电源。稳压芯片的负载能力是500mA,但是FPGA的电流很小(不到5mA)。通过FPGA采样回来的AD转换数据,也就是前面模拟电路的直流工作点上,叠加了一个100mV左右的3kHz左右的噪声。

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这个并非LDO的问题,还是检查系统中的振荡环节吧,特别是时钟及其相关部分。  详情 回复 发表于 2017-8-16 23:51

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xiaozhuaitiao 发表于 2017-8-16 16:11
感谢版大指点。进一步想问下,有些LDO支持低ESR的电容,是因为器件本身调节率比较高还是器件内部做了提高 ...

需要多方面的设计同时配合。
个人签名上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang

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qwqwqw2088 发表于 2017-8-16 17:35
LDO都应该是支持使用的低的ESR电容的。
纹波电压V=R(ESR)×I,R是电容的ESR,I是电流,如果ESR不变,I大纹 ...

并非所有的LDO都支持,需要看器件手册确认。
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freedom_lq 发表于 2017-8-16 18:31
看到楼主的帖子,想起来最近碰到的一个关于LDO的问题,也拿来和大家讨论一下吧。
我用SPX3819-1.8V型号的L ...

这个并非LDO的问题,还是检查系统中的振荡环节吧,特别是时钟及其相关部分。

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有没有可能是低负载时,LDO的相位裕度不够引起的,不知道怎么分析  详情 回复 发表于 2017-8-17 16:39
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一粒金砂(中级)

chunyang 发表于 2017-8-16 23:51
这个并非LDO的问题,还是检查系统中的振荡环节吧,特别是时钟及其相关部分。

有没有可能是低负载时,LDO的相位裕度不够引起的,不知道怎么分析

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证据呢?或者说理由呢?  详情 回复 发表于 2017-8-17 22:36

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freedom_lq 发表于 2017-8-17 16:39
有没有可能是低负载时,LDO的相位裕度不够引起的,不知道怎么分析

证据呢?或者说理由呢?

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正在研究  详情 回复 发表于 2017-8-19 12:20
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chunyang 发表于 2017-8-17 22:36
证据呢?或者说理由呢?

正在研究

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注意,科学的态度是不能预设立场。  详情 回复 发表于 2017-8-19 14:39

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注意,科学的态度是不能预设立场。
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