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【潘文明至简设计法】系列连载教程 FPGA时序约束视频教程

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一粒金砂(中级)

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发表于 2017-6-14 15:34 | 显示全部楼层 |阅读模式
明德扬时序约束视频简介
FPGA时序约束是FPGA设计中的一个重点,也是难点。很多人面对各种时序概念、时序计算公式、时序场景是一头乱麻,望而生畏。现有的教材大部分是介绍概念、时序分析工具和计算公式的。我们学习教材之后觉得已经完全掌握,但是当需要真正做项目的时候,就会有无从下手的感觉。例如,那些计算时序的公式,真的要一五一十地套下去,估计自己心里也没底吧。
明德扬最看重的是实践,一切不能用于实践的理论都是扯淡。为此,明德扬抛开一切复杂的理论,就从工程实践的角度来讲解时序约束。
我们的做法:先把时序约束分成几个类别,其中每个类别又分成几个场景,将每个场景下所对应的时序约束方法一一列出后,提供每个时序约束参数的获取方法,最后填好数值,完毕。
我们的目标:第一,按我们提供的步骤一个一个进行约束;第二,根据自己的使用情况,找到对应的场景后,挑出其所对应的时序约束;第三,根据提示的方法,得到参数,计算出最终结果。
我们的优势:一个傻瓜式、但实用的时序约束“操作手册”。
本系列视频,简单介绍了我们的“操作手册”,保证让你有意外的收获!
另外,FPGA是实践课程,听一千遍,不如自己动手实践,练习才是最重要的内容。欢迎关注我们获取更多资料。

01 时序约束步骤
本视频讲述时序约束步骤:约束有很多,并且总是有先后的,先约束哪些,再约束哪些,都有讲究。按工程需要,定义好步骤,这样就能一步一步约束,逐个思考,最终完成。

02 生成时钟约束
时钟约束是工程一开始就进行的约束。时钟约束又可以分成三大类:输入时钟、PLL等衍生时钟和自己分步时钟。每一种都有自己的约束方法,详情请看视频介绍。

03 input delay约束
输入延时约束是约束的重点。明德扬把输入约束分成三大类:系统同步、源同步和无时钟数据,其中源同步分成SDR和DDR两场景,而DDR又可再细分成边沿对齐和中心对齐。以上每种情况,其约束语句、获取参数的方法都是不一样的。想知道具体情况,欢迎观看本节视频。

04 output delay约束
输出延时约束和输入延时一样,也是约束的重点。按照同样的思路,明德扬把输出约束分成两大类:系统同步和源同步,其中源同步分成SDR和DDR两场景,而DDR又可再细分成边沿对齐和中心对齐。以上每种情况,其约束语句、获取参数的方法都是不一样的。想知道具体情况,欢迎观看本节视频。

05 时序例外约束
本节视频讲述多周期路径、异步时钟以及组合逻辑的约束,这些都是时序例外的情况。对于这些情况,处理时要特别小心,否则有可能导致遗漏错误信息的后果。

06 时序约束总结
本视频再次对明德扬的时序约束方法进行总结。总之,只要我们按步骤去做,就能很准确快速地完成约束。需要强调的是,以上视频都是理论部分,虽然原理简单,但最终掌握程度还是要靠实践。我们有配套的练习,能帮助大家真正地掌握上述方法。




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