verilog赋值疑问

wanna丶

verilog赋值疑问 [复制链接]

Result <= a[15:8];
a[15:8] <= a[7:0];
a[7:0] <= fifo_din;
看别人的程序，有这样的赋值，如此赋值的目的是什么呢？为什么不直接将fifo_din赋值给Result直接输出？

低调的路人

跨时钟域处理   打两拍 ，消除毛刺 ，网上这类资料很多，可以自行搜索学习一下

cruelfox

呵呵，你要想着背后的电路实现是怎样的。

wanna丶

cruelfox 发表于 2017-5-23 10:43
呵呵，你要想着背后的电路实现是怎样的。

感谢您的回复，实现的电路才是根本，我以后会注意的！

wanna丶

低调的路人 发表于 2017-5-23 10:40
跨时钟域处理   打两拍 ，消除毛刺 ，网上这类资料很多，可以自行搜索学习一下

感谢您的回复，我去搜索下

shkarin0

这个应该贴出全段来，好歹有@always()...搞不好它的时序要求就是这样的。。。。

5525

朋友，这剪切的，不好懂啊。

单纯就两级 buf 处理，很多可能性啊，
具体好还是不好，要看 FIFO 读数据的时序，和用result的模块的需要