1926|4

4

帖子

0

资源

一粒金砂(初级)

verilog设计AM信号发生器

急!!求大神指导如何用verilog设计一个AM信号发生器,软件为vivado,硬件为Xilinx开发板,要是有参考程序就更好了。
要求如下:
1、实现AM信号产生,可配置载波和调制信号频率、调制深度。具体技术指标如下:
(1)   载波频率范围:100kHz-20MHz,精度优于5%。
(2)   音频(调制信号)频率范围:10Hz-10kHz,精度优于5%。
(3)   调制深度:0-1.0,步进0.05,精度优于5%。
2、将AM调制器封装成IP核,测试其功能。

此帖出自FPGA/CPLD论坛

回复

6931

帖子

17

资源

版主

你这可不是指导啊,你这是外包
个人签名training

回复

1

帖子

0

资源

一粒金砂(初级)

这是毕业设计吧

回复

4

帖子

0

资源

一粒金砂(初级)

白丁 发表于 2017-5-4 19:37
你这可不是指导啊,你这是外包

新人不太懂,外包是什么,怎么做

回复

4

帖子

0

资源

一粒金砂(初级)


FPGA实验课的考试题

回复
您需要登录后才可以回帖 登录 | 注册

关闭
站长推荐上一条 1/6 下一条

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 安防电子 汽车电子 手机便携 工业控制 家用电子 医疗电子 测试测量 网络通信 物联网

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved
快速回复 返回顶部 返回列表