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[资料分享] 大西瓜FPGA--FPGA设计高级篇--时序分析技巧

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一粒金砂(高级)

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发表于 2017-2-25 20:54:31 | 显示全部楼层 |阅读模式
时序分析是FPGA设计的必备技能之一,特别是对于高速逻辑设计更需要时序分析,经过基础的FPGA是基于时序的逻辑器件,每一个时钟周期对于FPGA内部的寄存器都有特殊的意义,不同的时钟周期执行不同的操作,不同的寄存器在时钟脉冲的激励下相互配合完成特定的功能,所以要保证不同的寄存器在同一时刻的时钟脉冲激励下协同工作,就需要进行时序分析,通过分析得结果对FPGA进行约束,以保证不同寄存器间的时序要求。
掌握分析和确定关键路径时序的方法,并通过分析找出关键路径的时序问题,再对关键路径进行优化,通过RTL层面的不断优化,不断修炼自己的设计能力,让设计出来的电路更为靠谱有效!
本资料属大西瓜FPGA开发团队,在此开源,与大家一起学习FPGA,谢谢!
FPGA设计高级篇--时序分析技巧V1.0.pdf (2.21 MB, 下载次数: 14)

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版主

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发表于 2017-2-25 21:58:02 | 显示全部楼层
谢谢楼主分享
training

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一粒金砂(中级)

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发表于 2017-2-26 09:56:47 | 显示全部楼层
赞一个,以前看过大西瓜的资料,很不错

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