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[求助] 逻辑芯片的上电IO状态?

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纯净的硅(高级)

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发表于 2017-2-5 22:44:39 | 显示全部楼层 |阅读模式
       近来在一个板子上用到一系列的逻辑芯片,如74HC14,74LVC4245等,在使用的时候没有问题,设计的功能正常,由于板子用于控制很多的输出端口和继电器,所以发现一个问题。
       74LVC4245控制光耦隔离,然后控制继电器,每次上电的时候的继电器都会有瞬间的闭合,这个问题应该是4245在上电的时候端口出线瞬间的高电平,这个问题应该也是正常的,只是有个疑惑,逻辑芯片的上电状态是否会有规律,或者是否会跟内部的逻辑方式有关。
       上电状态在很多的MCU或者FPGA等的期间上都有介绍和设置说明,但逻辑芯片感觉说明书都没有介绍,或者是否这个是一个不定的偶发事情?
       又经验的多多交流。
此帖出自PCB设计论坛


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纯净的硅(中级)

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发表于 2017-2-5 23:13:07 | 显示全部楼层
本帖最后由 gs001588 于 2017-2-5 23:15 编辑

74LVC4245是COMS器件,COMS器件是电压型的,输入在上电或悬空时容易受干扰。所以一般建议把输入加上下拉,让输入处于一个相对稳定的状态。一般有控输入管脚的,也可以控使能端,或方向端。
你都能听到继电器响了,可见持续时间已经比较长了。好点的继电器动作时间小于5ms,一般的可能会超过20ms吧。


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发表于 2017-2-5 23:39:14 | 显示全部楼层
逻辑电路的输出取决于输入啊,即使上电瞬间有不确定的状态,那也是纳秒级别的事情的吧。
所以你要处理的是上电时输入引脚的状态,该上拉该下拉,OE该不该使能才是你要考虑的。
EEWORLD开发板置换群:309018200,——电工们免费装β的天堂,虽然在群里买不到板子,但是可以学会开车;虽然学不到技术,但是可以学会开车;商家勿入!加群暗号:喵


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发表于 2017-2-6 08:44:56 | 显示全部楼层
74系列的根据电路上拉和下拉
一般OC门电路必须加上拉电阻
不用的管脚不能悬空,接上拉是防静电


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发表于 2017-2-6 12:43:57 | 显示全部楼层
就楼主遇到的问题,应分析上电暂态的逻辑过程,一般采用负逻辑设计可以解决,即用逻辑0作为输出有效的依据。
上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang


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纯净的硅(高级)

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 楼主| 发表于 2017-2-7 21:17:45 | 显示全部楼层
谢谢楼上的各位的建议,因为我们是用于数控的,上电的状态会导致输出一个PWM,所以我现在就是要想办法把这个上电的不定态解决。而且我现在发现一个现象,这个芯片是3.3和5伏的接口转换,这个不定态还受到上电电压的影响


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