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查看: 906|回复: 4

[求助] 状态机跳转错误

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一粒金砂(初级)

Rank: 1

发表于 2017-1-15 21:22:44 | 显示全部楼层 |阅读模式
各位大神好,我遇到一个状态机跳转错误的问题,烦请大家帮我分析,寻求解决办法。
这个状态机一共26个状态,当中有5个状态,姑且叫他们A,B,C,D,E吧。
状态机的输入是rdy_i和smp_rdy_i, 输出信号是p_o and q_o.
rdy_i和smp_rdy_i是有别的同时钟域模块产生的,但是寄存器输出后经过了一些组合逻辑,输入到这个状态机模块。
输入输出有一定的因果关系,
p_o 置为1若干周期后,smp_rdy_i会由0变为1,持续1个时钟周期;
q_o 置为1若干周期后,rdy_i会由0变为1,持续1个时钟周期。

正常情况下,状态机的第二段和第三段代码如下所示,
状态机应该是由A-B-C-D,到D状态时,正常情况下,p_o应该是0,q_o应该是1.

但是有时,频率有可能是跑几十次或者几百次或者几千次出现一次,通过chipscope,我能看到,状态机停在了D状态,
而且停在D状态时,p_o是1,而q_o是0,我觉得q_o是0,那rdy_i不会变成1,状态机就会卡在这个地方,但是问题是
状态机为什么在D状态时信号值不对呢?唯一的解释就是状态机跳转错误,可能直接从A状态跳转到D状态了,为什么出
现这个现象呢?状态机为什么会跳转错误?我该采取什么错误避免状态机跳转错误呢?

相关代码如下:
case(state)
...
A: begin
  if(smp_rdy_i)
     next = B;
  else
     next = A;
end
B: begin
  if(rdy_i)
    next = C;
  else
    next = B;
end
C: begin
  if(rdy_i)
    next = D;
  else
    next = C;
end
D: begin
  if(rdy_i)
    next = E;
  else
    next = D;
end
...
default:begin
   next = 'bx;
end
endcase

...

case(next)
...
A:begin
  p_o<=1'b1;
  q_o<=1'b0;
end
B:begin
  p_o<=1'b0;
  q_o<=1'b1;
end
C:begin
  //other signals assignments
end
D:begin
  //other signals assignments
end
...
endcase

此帖出自FPGA/CPLD论坛


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一粒金砂(初级)

Rank: 1

发表于 2017-1-15 22:10:12 | 显示全部楼层
非常感谢啊!


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一粒金砂(初级)

Rank: 1

 楼主| 发表于 2017-1-15 22:12:31 | 显示全部楼层

??


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版主

Rank: 6Rank: 6

测评达人

发表于 2017-1-15 22:39:09 | 显示全部楼层
感觉是编译器优化的问题。看看有没有变量在中断里面使用了,但是没有使用volatile进行定义?


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一粒金砂(中级)

Rank: 2

发表于 2017-1-21 14:54:44 | 显示全部楼层
时序问题,你状态跳转是组合电路完成的,所以你要保证所有的跳转条件都在这个时钟域上才行!!!如果有别的时钟域就会出现意外的值!!!!


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