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[讨论] 逻辑芯片工艺和存储芯片工艺有啥不同

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发表于 2016-12-11 10:06 | 显示全部楼层 |阅读模式
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逻辑芯片的工艺目前还在20nm左右,比如Intel的CPU,而存储芯片都已逼近10nm,比如闪存,到底二者有何不同?


此帖出自FPGA/CPLD论坛
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 楼主| 发表于 2016-12-11 10:07 | 显示全部楼层
存储器工艺领先于逻辑,这是老黄历了,目前逻辑上大家在升10nm,NAND flash最领先厂家在做15nm,DRAM还停留在20nm以上。逻辑芯片的工艺已经反超存储器了。原因是无论NAND flash还是DRAM都是基于电容或者说电荷存储原理的器件,随着工艺的进步,构成器件电容的绝缘层越来越薄了,现在已经只有几十个原子的厚度,同样的存储的电荷也越来越少,此时这个电容保持电荷的能力就很不稳定,电荷读取也越来越难。总之就是原理决定了NAND flash和DRAM在20nm以下的微缩非常困难,比逻辑电路还要困难。当然了各大厂家还在不断努力,估计再缩个一半问题不大,所花费的金钱和时间就会很恐怖了。此外还有别的途径来维持摩尔定律的进步,如3D NAND,例如新原理的存储器,例如相变存储器,磁存储器,忆阻器等。
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 楼主| 发表于 2016-12-11 10:08 | 显示全部楼层

1) 差异:两种芯片工艺的不同主要是由两种芯片的核心部件-晶体管的结构/工作模式的差异造成,可参考半导体器件相关的书籍和论文。
2) 尺寸:从gate length这个指标来看,你说的没错,2D NAND Flash的uncontacted poly的half pitch目前已经优于14/16nm FINFET的Lg。根据ITRS 2015数据,前者为15nm,后者为24nm。[1]
3) 命名:但需要说明的是,半导体工业界对逻辑产品(MPU/ASIC)和非挥发存储器(Flash)的工艺节点(technology node)的命名是不同的。在相当长一段时间内,前者用的是contacted metal line的half pitch,后者用的是uncontacted poly(floating gate)的half pitch。前者的physical Lg实际上比节点数字更小,而后者中的SL/BL的Lg比节点数字更大。[2]
4) 新结构:然而3)中的定义方式随着近几年新型器件的步入市场也发生了变化,如FINFET和3D NAND。以2)中所举例的14/16nm FINFET工艺为例,其contacted metal line的half pitch为28nm,而非标称的14/16nm。而3D NAND的节点命名已改为minimum array half pitch,约为80nm。[1]
5) 估算:由于标称节点数字与实际工艺参数之间的差异,以及各家公司的命名也存在差异,易造成混乱,于是ASML给出了一个估算式,可以根据各家公司的实际工艺参数推算出一个与标称节点数字相近的数字,目前为业界所普遍采用。[3]
6) 先进度:目前,两种芯片的结构存在较大差异,且各自有各自的评价方式,所以并不好说谁的工艺技术更先进,只能说分别在自己的道路上追求更加极致的性能。
这个题目很大,缺乏足够的背景知识的话很难理解清楚,建议翻阅专业书籍、论文以及所附三份参考文献。
[1] ITRS 2.0 2015 Executive Report
[2] ITRS 2011 Executive Summary
[3] Technology and Cost Trends at Advanced Nodes
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 楼主| 发表于 2016-12-11 10:10 | 显示全部楼层
存储芯片一般都是新工艺的试验田。除了前面的朋友说的存储芯片模块简单而统一,因此实现起来不难之外。存储芯片本身由于内部电路具备高度重复性,可以用来检验工艺误差。
比如晶圆上某一个特定区域的存储器参与和别的地方比差很多,或者有一些特定错误总是在一些固定的地方出现。这就比较好去做定位,然后修正调试工艺流程。
相反逻辑电路因为每个地方长得都不一样,就不太适用于干这事儿。
因此,有先进工艺出来以后,一般都是先拿存储器来试产。工艺调整稳定成熟以后,再上逻辑电路。而逻辑电路也不是乱上的。据说先上去试产的是具有和存储器类似性质的一种电路——FPGA。
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发表于 2016-12-22 14:08 | 显示全部楼层
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