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一粒金砂（初级）
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发表于2016-11-28 09:57 只看该作者
 

HDLC接收课题设计求助 [复制链接]

HDLC接收程序课程设计遇到问题。
1.原理图器件buffer，SRAM等器件是要用VHDL语言生成还是可以在软件中找到？
2.标志字检测以及去零模块是用数电中的什么什么模块实现？
3.时钟域切换怎么实现？
4.接收数据恢复16bit是在程序中实现吗？
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reallmy
1. 缓存要看你缓存的大小，如果小就用内部ram，大的话要外挂SRAM，如果只是仿真就用一个ram 的ipcore就行 2. 去零模块如果用verilog实现不用考虑数电里的原理 3. 跨时钟域一般用fifo或者ram来做 4. 应该是verilog程序实现！  详情 回复 发表于 2016-12-19 11:49
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一粒金砂（初级）
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 楼主| 发表于2016-12-5 09:09 只看该作者
 
用quartus7.0还是11.0
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一粒金砂（初级）
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 楼主| 发表于2016-12-12 09:56 只看该作者
 
通过考试 发表于 2016-12-5 09:09
用quartus7.0还是11.0

11.0做完，然后用Modelsim做仿真。
此帖出自FPGA/CPLD论坛
 
 
 
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reallmy

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一粒金砂（中级）
4楼
发表于2016-12-19 11:49 只看该作者
 
1. 缓存要看你缓存的大小，如果小就用内部ram，大的话要外挂SRAM，如果只是仿真就用一个ram 的ipcore就行
2. 去零模块如果用verilog实现不用考虑数电里的原理
3. 跨时钟域一般用fifo或者ram来做
4. 应该是verilog程序实现！
此帖出自FPGA/CPLD论坛
 
 
 
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