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[原创] #8月原创#Altera V系器件逻辑单元认识

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一粒金砂(高级)

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发表于 2015-8-14 16:32 | 显示全部楼层 |阅读模式
本帖最后由 coyoo 于 2015-8-14 16:50 编辑

       Altera最新主推Cyclone V、Arria V GX以及高端的Stratix V系列。相对之前系列产品,除了工艺的改进之外,对于设计者来说比较关注的是其内部逻辑结构的显著变化,这里我们主要来认识其逻辑单元的显著变化。

      首先,如图1所示,LAB相对上一代产品,其低端产品组成LAB的最小单元也改成ALM,而不是LE。对于CycloneV来说,单个LAB之中包含了10个ALM(Stratix II系列每个LAB只有8个ALM)。
QQ图片.png

图1:Cyclone V的LAB


       根据图1,我们还发现一个显著变化就是每个ALM之中有4个寄存器,也就是说单元逻辑单元之中寄存器资源比较以前翻了一倍。


       还有一个显著变化就是LAB之中的进位链速度提升明显,目前还无法比较准确的测量其真实速度,由于QII软件(也可能是笔者使用问题)无法文档构建合适的延时链。而且由于速度太快,需要构建的延时链过长(否则就需要在内部逻辑提供一个很高频率的时钟),不管是哪方面原因都会导致SignalTap工作起来不稳定,无法精确获取所需信息;大致估算其一级cin-cout的延时时间在各位ps级别,乃至到亚ps级别。期待Altera快速推出更加稳定的QII版本。








附件是通过修改PLL的相位来测试TDC的延时链,SignalTap抓取的数据不是很理想;另外通过此次试验,发现目前V系列器件无法对PLL进行ECO修改,不知道是不是QII版本问题,LAB中的ALUT是可以通过ECO来进行手动修改的。












250MHz512bit-phase0.txt

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一粒金砂(初级)

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发表于 2018-5-4 22:15 | 显示全部楼层
楼主,看你的数据,这么长的链亚稳态是不是比较严重呀?


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