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[FPGA开发] DS-5延时中断问题

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一粒金砂(初级)

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发表于 2015-8-14 10:51 | 显示全部楼层 |阅读模式
在quartus13.1下,编写的verilog代码。
module test(
input   wire                sclk,    //时钟信号
input   wire                rst_n,   //复位信号
input   wire                cs,    //片选信号
input   wire                w_en,    //写使能
input   wire  [11:0]     wr_addr,   //读写地址
input   wire  [31:0]     h2f_cmd,   //命令字
input   wire                r_en,    //读使能
output  reg  [31:0]     r_data,   //读数据
output  reg  [0:0]       intn    //中断标志位

);
reg [63:0]  DLYTIME;
reg [0:0]   arrive;
reg [31:0]  h2f_cmd_r;
initial
begin
DLYTIME<='b0;
arrive<='b0;
intn<='b0;
h2f_cmd_r<='b0;
end
always @(posedge sclk or negedge rst_n)
begin
if(rst_n==0)
  DLYTIME<='b0;
else if(w_en==1 && cs==1 && wr_addr==12'h800)
begin
  DLYTIME=64'd100000000;
  if(DLYTIME!='b0)
  begin
   DLYTIME=DLYTIME-1;
   if(DLYTIME=='b0)
    arrive=1;
   else
    arrive=0;
  end
end
else
  if(DLYTIME!='b0)
  begin
   DLYTIME=DLYTIME-1;
   if(DLYTIME=='b0)
    arrive=1;
   else
    arrive=0;
  end
end
always @(posedge sclk or negedge rst_n)
begin
if(rst_n==0)
  h2f_cmd_r<='b0;
else
  h2f_cmd_r<=h2f_cmd;
end
always @(posedge sclk or negedge rst_n)
begin
if(rst_n==0)
  r_data<='b0;
else if(r_en==1 && cs==1)
case(wr_addr)
12'h800:r_data<=h2f_cmd_r;
12'h801:r_data<=h2f_cmd_r[15:0];
default:r_data<='b0;
endcase
end
always @(posedge sclk or negedge rst_n)
begin
if(rst_n==0)
  intn<=0;
else if(arrive==1)
  intn<=1;
else
  intn<=0;
end
endmodule

核心就是一个减一操作,减到零就发出中断。再用QSYS建立硬件平台。
在DS-5中是可以接收到中断,但是定时数值变大时却没有中断发出。仿真时可以发出中断。
0(F{8~HO~HOVZF]H}PJ{3TP.png
请问大神们这是为什么啊?是不是DS-5有运行时间范围限制啊?


此帖出自Altera SoC论坛
ABXU%L)P4NJ1Z39HE9Z66MN.png


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发表于 2015-8-14 11:10 | 显示全部楼层
是指将这个数值改大的时候中断没出现吗?DLYTIME=64'd100000000;
training


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一粒金砂(初级)

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 楼主| 发表于 2015-8-14 11:50 | 显示全部楼层
白丁 发表于 2015-8-14 11:10
是指将这个数值改大的时候中断没出现吗?DLYTIME=64'd100000000;

对的,这是怎么回事啊?


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