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[讨论] 关于测频闸门时间的问题

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一粒金砂(中级)

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发表于 2015-8-13 10:31 | 显示全部楼层 |阅读模式
正在做电赛的频率计的题目 采用直接测频法编写了一个测频程序  并且写了testbench进行测试

我在testbench中设定了一个这么一段程序

interger n = 500;


always

begin

  #5000000 n = n+500;

end



always

begin

  #n signalx = ~signalx;

end




目的是得到一组频率会变化的信号 实现得也很好

现在问题来了 如果我的信号变化发生在闸门时间内 那么计数是把变化前的信号和变化后的信号计起来了 最后这一段的频率肯定不准   

求教啊 如果闸门时间内信号发生了变化的话   那如何精准测频啊?
此帖出自FPGA/CPLD论坛


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纯净的硅(中级)

Rank: 5Rank: 5

发表于 2015-8-25 10:37 | 显示全部楼层
楼主电设怎么样了
分享铸就美好未来。。。






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6553

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8

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版主

Rank: 6Rank: 6

发表于 2015-8-25 12:36 | 显示全部楼层
你测频率的程序呢,一起发出来
不知道你说的什么意思,闸门信号是什么玩意
生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰


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1187

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3

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五彩晶圆(初级)

Rank: 7Rank: 7Rank: 7

发表于 2015-8-25 14:09 | 显示全部楼层
这个问题描述太简单,很难探讨


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117

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一粒金砂(中级)

Rank: 2

发表于 2015-8-25 15:00 | 显示全部楼层
多次测量取中值最稳妥。
Caffe please.


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