以下是我编写的Verilog语言:有错误,即使通过调试没有错误但是逻辑功能实现不了,求解决!
module Logic_Trans_v(IN25,N3,I9,I7);
input IN25,N3;
output I9,I7;
reg[3:0] temp13,temp23;
reg I9,I7;
initial
begin
temp13=0;
temp23=0;
I9=0;
I7=0;
end
always @(negedge N3)
begin
temp13=0;
I9=0;
I7=0;
end
always @(posedge IN25)
begin
if(IN25)
begin
temp13=temp13+1;
temp23=temp13%3;
end
case(temp23)
0: begin
I9=1;
I7=0;
end
1: begin
I9=0;
I7=1;
end
2: begin
I9=1;
I7=0;
end
default:
begin
I9=0;
I7=0;
end
endcase
if(temp13>=3)
temp13=0;
end
endmodule