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一粒金砂(中级)

关于critical warning的问题

最近程序里出现了一个严重警告,但是不知道存在多大的风险,跪求大神解答。
Critial Warning: output pin"LVDS_C"(external output clock of PLL "pll1:inst12|altpll:altpll_component|pll1_altpll:auto_generated|pll1") uses I/O standard 3.3-v LVCOMS, has current strenghth 2mA, output load 0pF, and output clock frequency of 118MHz, but target device can supprot only maximum output clock frequency of 74MHz for this combination of I/O standard, current strength and load.  我理解的意思是我程序中要求一个管脚的输出频率达到118M,但是在当时IO配置,电流强度和负载的情况下最大只能到74M, 把电流变大能提高频率,但是我当时的电流已经是可以选的最大值了 ,如何配置才能解决这个问题呢 谢谢啊
此帖出自FPGA/CPLD论坛

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纯净的硅(中级)

mark。。。。。。
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一粒金砂(中级)

坐等大神

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