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一粒金砂(中级)

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ZRtech Altera CycloneIV FPGA开发板——流水灯实验 [复制链接]

1、打开Quartus软件,新建工程
2、选择工程的位置以及对工程进行命名

3、此界面直接点击Next,不需要修改任何东西

4、选择期间类型

5、新建.v文件。File〈New

6、编写的流水灯程序,即流水灯向左移动。

7、控制流水灯点亮的时间的分频程序

8、工程编译成功后,要对本实验进行引脚分配,点击Assignments〈Pin Planner

9、下载文件:点击Tools〈programmer

10、下载成功后:

11、最终在开发板上的运行结果如下:

上图对应led[1]亮。

上图对应led[3]亮。

上图对应led[0]亮。





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为啥我只有最后一盏灯一直亮着,其他没反应  详情 回复 发表于 2015-10-22 13:27

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一粒金砂(中级)

沙发
 
板子非常漂亮!
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一粒金砂(初级)

板凳
 
好像编译不成功呀
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一粒金砂(初级)

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QQ截图20140806193520.png (52.18 KB, 下载次数: 5)

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这个截图我原来程序中是正确的,重要部分下面之间都有空一行的,但是截图的时候不能截完,所以就删除了那些空行,结果不小心把那个分号去掉了,都没有注意到这一点,下面是我的源程序的截图,没有截到完整的程序图,  详情 回复 发表于 2014-8-7 08:22
 
 
 

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一粒金砂(中级)

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这个截图我原来程序中是正确的,重要部分下面之间都有空一行的,但是截图的时候不能截完,所以就删除了那些空行,结果不小心把那个分号去掉了,都没有注意到这一点,下面是我的源程序的截图,没有截到完整的程序图,最下面哪行是endmodule。板子上的流水灯都是自己测到的。

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谢谢  详情 回复 发表于 2014-8-8 21:55

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纯净的硅(高级)

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太赞了。有共鸣之处
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一粒金砂(初级)

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kaisy 发表于 2014-8-7 08:22
这个截图我原来程序中是正确的,重要部分下面之间都有空一行的,但是截图的时候不能截完,所以就删除了那 ...

谢谢

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一粒金砂(初级)

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Error (10170): Verilog HDL syntax error at led.v(12) near text £
我检查了好几遍程序了,怎么还是这个错误啊。求指导
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一粒金砂(初级)

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正好要用,下来看看
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一粒金砂(初级)

10
 
为啥我只有最后一盏灯一直亮着,其他没反应
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