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[求助] 各位大哥,最近小弟在写FPGA中遇到一个问题,我用PLL产生2个时钟,晶振是48M,PLL...

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一粒金砂(初级)

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发表于 2014-5-16 15:32:47 | 显示全部楼层 |阅读模式
各位大哥,最近小弟在写FPGA中遇到一个问题,我用PLL产生2个时钟,晶振是48M,PLL输出c0为50M,c1为32KHz,在timequest中报如附件图中的错误。from node            : pll_inst|altpll_component|auto_generated|pll1|clk[1];(这个应该是32Khz)
to node                : clk_32k_i;                                                                  (这个是32Khz输入到一个出发器的输入端)
launch clock         : pll_inst|altpll_component|auto_generated|pll1|clk[1];(这个应该是32Khz)
latch clock            : pll_inst|altpll_component|auto_generated|pll1|clk[0];(这个应该是50Mhz)
data arrival time    :0378
data required time:0.112
slack                     :-0.266(这里为负报错)
我在SDC文件中对PLL的约束用的derived_pll_clock.从图中可以看到launch 和 latch在时间上几乎是在一起的。求大侠指导。

此帖出自FPGA/CPLD论坛
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