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有个问题 直接问了——关于在逻辑中增加测试逻辑问题

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一粒金砂(初级)

Rank: 1

发表于 2014-1-3 17:14:32 | 显示全部楼层 |阅读模式
你好 夏老师
我在调试中,想定位设计中是否有问题,因此在原来设计的基础上加入了一些逻辑电路来查看我发出的数据,仅仅是在原来的设计上加入它们,然后用chipscope来查看。加入的逻辑没有输出 ,只是充当把原来设计的一些信号抓取下来(作了些比较)通过chipscope来观察。
原来设计是没有问题的,我加这些也通过了行为仿真,可以实现需要的观察逻辑。
问题:  生成下载代码后,chipscope采集观察逻辑的信号,发现有不正常,应该跑起来的计数器停止不动。
个人分析的方向:行为仿真证明设计功能方面是没有问题的,如果实际抓取(用了综合keep属性设置增加的信号防止被优化)不正常,可不可能是由于增加的逻辑并不是作为一种输入并且会输出的部分(信号量仅仅被chipscope抓取),因此在综合或者之后的映射布局布线被优化掉。个人更倾向布局时被优化,毕竟keep作为综合约束应该是生效的,但是我没有加入实现方面的约束。
期待您给我些方向和建议。
谢谢。
此帖出自FPGA/CPLD论坛

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