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寄存器二级锁存能正确锁存吗

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一粒金砂(中级)

Rank: 2

发表于 2013-5-29 22:34:15 | 显示全部楼层 |阅读模式
always@(posedge clk or negedge rst_n)
begin
    .........
    areg1<=a;
    areg2<=areg1;
   ....
end
  assign a=~areg1&  areg2;//高电平有效

always@(posedge clk or negedge rst_n)
begin
   ...........
    if(a) ...........
   .........
end
信号a保持一个周期的有效时间,但这个有效时间刚好卡在clk的两个上升沿之间,相对于clk,a有一个延迟,这个延迟由clk上升沿到输出有效、传输时间和组合逻辑时间组成,在clk上升沿, 寄存器输入数据需要一个建立时间和保持时间,那么,信号a延迟这些时间后能满足建立时间和保持时间的要求吗?我看见一个CPLD的手册,clk上升沿到输出有效时间很短,但建立时间和保持时间还有点长,那么这样编程可以吗
此帖出自FPGA/CPLD论坛


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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2013-5-30 20:58:24 | 显示全部楼层
没问题
一个为理想不懈前进的人,一个永不言败人!
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欢迎光临网上店铺!


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一粒金砂(中级)

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 楼主| 发表于 2013-5-30 23:38:11 | 显示全部楼层
它是通过什么来保证这个建立时间和保持时间满足要求的


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