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[求助] RISC CPU设计中状态机的状态问题

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一粒金砂(初级)

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发表于 2013-5-26 13:41:11 | 显示全部楼层 |阅读模式
利用FPGA设计cpu,其中状态机的当前状态由8个时钟周期构成,每个时钟周期要完成固定的操作,第二个时钟和第六个时钟是空操作,请问空操作的作用是什么?
此帖出自FPGA/CPLD论坛


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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2013-5-29 06:29:25 | 显示全部楼层
延时
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