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一粒金砂(初级)

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发表于 2013-5-23 12:41:51 | 显示全部楼层 |阅读模式
module tribuffer (a,b,en,dr);
inout[7:0]a,b;
input en,dr;
reg [7:0]a,b;
always@(*)
  if(dr==1)
   a=en?b:8'bz;
  else
   b=en?a:8'bz;
endmodule
为什么会有以下warning
Warning (10240): Verilog HDL Always Construct warning at tribuffer.v(6): inferring latch(es) for variable "a", which holds its previous value in one or more paths through the always construct
Warning (10240): Verilog HDL Always Construct warning at tribuffer.v(6): inferring latch(es) for variable "b", which holds its previous value in one or more paths through the always construct
此帖出自FPGA/CPLD论坛


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五彩晶圆(高级)

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发表于 2013-5-23 12:58:17 | 显示全部楼层
意思就是a,b 被综合成锁存器了。
一个为理想不懈前进的人,一个永不言败人!
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欢迎光临网上店铺!


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一粒金砂(初级)

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 楼主| 发表于 2013-5-23 15:09:54 | 显示全部楼层
可是我不会修改啊,求高手能帮忙修改一下吗程序很简单


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一粒金砂(初级)

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发表于 2013-5-26 09:21:12 | 显示全部楼层
if_else其中之一没有顾及ab的感受


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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2013-5-29 08:14:07 | 显示全部楼层
楼主要实现啥功能?
一个为理想不懈前进的人,一个永不言败人!
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