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[求助] quartus2 verilog代码编译求助

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一粒金砂(初级)

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发表于 2013-5-22 22:55:50 | 显示全部楼层 |阅读模式
module bianma(in,EI,EO,GS,out);
input [7:0] in;
input EI;
output EO,GS;
output [2:0]out;
reg [2:0]out;
reg EO,GS;
always @(EI,in)
if(EI)
case(in)
  8'b11111110: begin out=3'b111;GS=0;EO=1;end
  8'b1111110x: begin out=3'b110;GS=0;EO=1;end
  8'b111110xx: begin out=3'b101;GS=0;EO=1;end
  8'b11110xxx: begin out=3'b100;GS=0;EO=1;end
  8'b1110xxxx: begin out=3'b011;GS=0;EO=1;end
  8'b110xxxxx: begin out=3'b101;GS=0;EO=1;end
  8'b10xxxxxx: begin out=3'b110;GS=0;EO=1;end
  8'b0xxxxxxx: begin out=3'b111;GS=0;EO=1;end
  8'b11111111: begin out=3'b111;GS=1;EO=0;end
endcase
else
  begin
  out=3'b111;
  GS=1;EO=1;
  end
endmodule
以上是一个三线八线优先编码器的verilog代码求高手给指点一下为什么会有以下警告:
Warning (10240): Verilog HDL Always Construct warning at bianma.v(8): inferring latch(es) for variable "out", which holds its previous value in one or more paths through the always construct
Warning (10240): Verilog HDL Always Construct warning at bianma.v(8): inferring latch(es) for variable "GS", which holds its previous value in one or more paths through the always construct
Warning (10240): Verilog HDL Always Construct warning at bianma.v(8): inferring latch(es) for variable "EO", which holds its previous value in one or more paths through the always construct
万分感谢
此帖出自FPGA/CPLD论坛


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五彩晶圆(高级)

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发表于 2013-5-23 13:06:01 | 显示全部楼层
输出综合成锁存器。
一个为理想不懈前进的人,一个永不言败人!
http://shop57496282.taobao.com/
欢迎光临网上店铺!


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五彩晶圆(高级)

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发表于 2013-5-23 13:06:47 | 显示全部楼层
if(EI)  修改成if (EI==1'B1)

点评

还是不行啊 警告仍然有  详情 回复 发表于 2013-5-23 15:07
一个为理想不懈前进的人,一个永不言败人!
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一粒金砂(初级)

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 楼主| 发表于 2013-5-23 15:07:27 | 显示全部楼层

回复 板凳 eeleader 的帖子

还是不行啊
警告仍然有


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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2013-5-29 06:28:28 | 显示全部楼层
多种条件下,输出值相同。
一个为理想不懈前进的人,一个永不言败人!
http://shop57496282.taobao.com/
欢迎光临网上店铺!


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