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[求助] 如何在verilog中调用vhdl模块,最好给个例子,万分感谢啊!

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一粒金砂(初级)

Rank: 1

发表于 2013-5-19 10:31:43 | 显示全部楼层 |阅读模式
如何在verilog中调用vhdl模块,最好给个例子,求大神指点!
此帖出自FPGA/CPLD论坛


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发表于 2013-5-19 11:23:25 | 显示全部楼层

这是网上的说法,没有试过

在verilog设计中实例化VHDL单元。
如果是实例化一个VHDL实体,首先声明一个与你要实例化的VHDL实体同名的module名字,形成一个一般的verilog实例。只有一个实例化的VHDL结构在verilog中构建,没有其他的VHDL结构在verilog中可见。当如此做时,XST使用entity和architecture对作为verilog或VHDL的边界。
XST在verilog设计中实例化VHDL单元时有以下限制:
1.
外部端口联接必须使用。也就是说,通常的有效的端口名字必须在端口映射表中定义。
2.
所有的parameter必须在实例化时传输,即使他们没有变化。
3.
所有的参数通过名字关联而非顺序,所有的参数覆盖必须用实例化而非defparams.
例如:以下是正确的:
ff #(.init(2'b01)) u1 (.sel(sel),.din(din),.dout(dout));
错误的:
ff u1 (.sel(sel),.din(din),.dout(dout));
defparam u1.init = 2'b01;


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一粒金砂(中级)

Rank: 2

发表于 2013-5-20 19:37:00 | 显示全部楼层
VHDL 模块:
ENTITY SIN IS
          PORT (CLK,kd,ku: IN STD_LOGIC;                  
          DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ;
          daclk,LED: OUT STD_LOGIC
);
END;

Verilog调用示例:
SIN        u0
(
        .CLK                        (clk                        ),        // I,                1-bit,        system clock, 50 MHz
        .kd                        (kd                        ),        // I,                1-bit,        frequency decrease
        .ku                        (ku                        ),        // I,                1-bit,        frequency increase

        .DOUT                (                        ),        // O,        8-bit,       
        .daclk                (                        ),        // O,        1-bit,
        .LED                        (                        )        // O,        1-bit,        led
);


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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2013-5-29 08:58:21 | 显示全部楼层
verilog调用VHDL模块,直接把VHDL程序加
在Veril0g工程中,然后在Veril0g语中直接
调用
一个为理想不懈前进的人,一个永不言败人!
http://shop57496282.taobao.com/
欢迎光临网上店铺!


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五彩晶圆(高级)

Rank: 9Rank: 9Rank: 9

发表于 2013-5-29 09:18:32 | 显示全部楼层
verilog调用VHDL模块,直接把VHDL程序加
在Veril0g工程中,然后在Veril0g语中直接
调用
一个为理想不懈前进的人,一个永不言败人!
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