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[求助] 关于FPGA中的LVDS电平

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一粒金砂(中级)

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发表于 2013-5-15 20:32 | 显示全部楼层 |阅读模式
我使用AD9230,它输出是LVDS电平,我把它的数据先接到了FPGA上。比如AD数据线是:AD0+到AD12+和AD0-到AD12-,这些数据在FPGA中怎么处理,是将正的和负的分别相减吗?
此帖出自FPGA/CPLD论坛


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发表于 2013-5-16 15:48 | 显示全部楼层
不是!

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那该怎么处理这个数据呢?求指导  详情 回复 发表于 2013-5-16 17:20
生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰


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一粒金砂(中级)

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 楼主| 发表于 2013-5-16 17:20 | 显示全部楼层

回复 沙发 chenzhufly 的帖子

那该怎么处理这个数据呢?求指导


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技术导师勋章

发表于 2013-5-16 17:53 | 显示全部楼层
要先将LVDS电平转换成单端数字逻辑信号才能送入FPGA,除非FPGA本身带有LVDS电平转换器。

点评

FPGA不是可以将引脚设置成LVDS电平啊,数据输入的时候有D+和D-,没个数据先都分成两个,那么在VHDL编程的时候是不是需要将D+和D-相减?如果不是该怎么处理?  详情 回复 发表于 2013-5-16 20:37
上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang


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一粒金砂(中级)

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 楼主| 发表于 2013-5-16 20:37 | 显示全部楼层

回复 4楼 chunyang 的帖子

FPGA不是可以将引脚设置成LVDS电平啊,数据输入的时候有D+和D-,没个数据先都分成两个,那么在VHDL编程的时候是不是需要将D+和D-相减?如果不是该怎么处理?


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技术导师勋章

发表于 2013-5-16 23:39 | 显示全部楼层
都说了,除非FPGA集成了LVDS收发器,否则是不可以的,而且也不存在什么加减问题,显然你还没理解什么叫做差分信号。
上传了一些书籍资料,也许有你想要的:http://download.eeworld.com.cn/user/chunyang


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一粒金砂(中级)

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发表于 2013-5-20 19:57 | 显示全部楼层
不用相减,在不同的FPGA有不同的使用方式,Altera的一般只需关注正端就可以了,
ISE, Lattice的有对应的原语模块来做这种事儿,可以去查查文档,具体记不得了。


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