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FPGA除法的快速实现

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五彩晶圆(高级)

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发表于 2013-3-13 20:57:06 | 显示全部楼层 |阅读模式
在数字信号的处理过程中,经常用F口GA
进行除法运算,但自带除法C0re耗时太多,
效果不佳,有没有快速,资源占用少的除
法。
此帖出自FPGA/CPLD论坛


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五彩晶圆(高级)

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 楼主| 发表于 2013-3-19 20:45:00 | 显示全部楼层
没人搞过除法吗?
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发表于 2013-3-20 13:11:57 | 显示全部楼层
搞过
生活就是油盐酱醋再加一点糖,快活就是一天到晚乐呵呵的忙
===================================
做一个简单的人,踏实而务实,不沉溺幻想,不庸人自扰


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五彩晶圆(高级)

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 楼主| 发表于 2013-3-24 20:57:50 | 显示全部楼层
用哪方法?
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一粒金砂(中级)

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发表于 2013-4-1 19:58:52 | 显示全部楼层

IP核

我觉得用IP核做还好些


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一粒金砂(初级)

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发表于 2013-4-2 21:59:26 | 显示全部楼层
ip核应该是经过优化的呀!!


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五彩晶圆(高级)

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 楼主| 发表于 2013-4-8 20:35:21 | 显示全部楼层
工P核缺点:占用资源多,延时长;优点:方便
快捷。自行没计的除法器,使用不方便,但
是占用资源少,延时短。
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纯净的硅(高级)

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发表于 2013-4-13 22:41:53 | 显示全部楼层
哈哈 这段时间也在折腾除法 用的分段逼近 自己写的IP 2个clk搞定 :)
学习的乐趣在于分享。


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五彩晶圆(高级)

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 楼主| 发表于 2013-4-16 21:44:31 | 显示全部楼层
请TX_X丫贡献你的工P,与大家分享!
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版主

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发表于 2013-4-19 09:46:39 | 显示全部楼层
软核除法就没意思了


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一粒金砂(初级)

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发表于 2015-10-28 17:02:06 | 显示全部楼层
tx_xy 发表于 2013-4-13 22:41
哈哈 这段时间也在折腾除法 用的分段逼近 自己写的IP 2个clk搞定 :)

请问除数和被除数是多少位的?可以在两个时钟内完成


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